И не микросхема: Справочник «Цифровые Интегральные Микросхемы»

Справочник «Цифровые Интегральные Микросхемы»

Справочник «Цифровые Интегральные Микросхемы»
[ Содержание ]

2.4.2 Микросхемы типа ЛА, ЛИ

Чтобы рассмотреть схемотехнику, составим таблицу функций элементов И,
И-НЕ для двух входов А и В (простейший вариант). Каждая переменная
А и В моделируется электронным ключом, который можно замкнуть или разомкнуть.
Если ключи соединены последовательно, то они работают согласно логике И: ток
в цепи появится, если замкнуть оба ключа: и А и В. Если активными входными
сигналами считать замыкание ключей А и В и назвать это событие логической 1,
то, последовательно перебирая состояние этих ключей, составим таблицу входных
и выходных данных для элементов И и И-НЕ.

Рассмотрим способ реализации логической операции И-НЕ на элементах ТТЛ. На рис. 2.8, а приведена
принципиальная схема двухвходового логического элемента И-НЕ.

Рис. 2.8.а. Принципиальная схема логического элемента.

Подавая от ключей S1 и S2 на входы А и В напряжение высокого В и низкого Н уровней,
составим таблицу выходных уровней элемента.

Напряжение низкого уровня Н появляется на выходе Q, когда
на обоих входах А и В присутствует высокое напряжение В.
Условное графическое обозначение двухвходового логического
элемента показано на рис 2.8, в

Рис 2.8.в. Условное обозначение элемента.

Среди простейших ИС ТТЛ преобладают элементы И, И-НЕ.
Каждый из корпусов ИС типа ЛА и ЛИ содержит от двух до
четырех логических элементов, а микросхемы ЛА2 и ЛА19
содержат по одному логическому элементу И-НЕ на восемь
и двенадцать входов соответственно.

Цоколевки микросхем типа ЛА и ЛИ и их условные графические
обозначения приведены на рис. 2.9, а основные параметры даны
в табл. 2.3.

Рис 2.9. Условные обозначения и цоколевки микросхем ЛИ

Рис 2.9. Условные обозначения и цоколевки микросхем ЛА

Следует особо выделить группу микросхем, логические элементы
которых имеют выходы с открытым коллектором (ЛА7…ЛА11, ЛА13. ЛА18),
(ЛИ2, ЛИ4, ЛИ5). Схема двухвходового логического элемента И-НЕ с
открытым коллектором показана на рис. 2.10, а.

Рис. 2.10а. Принципиальная схема логического элемента И-НЕ

Для формирования выходного перепада напряжения к выходу такого
элемента необходимо подключить внешний нагрузочный резистор Rн.
Такие микросхемы применяются для обслуживания сегментов индикаторов,
зажигания ламп накаливания, светодиодов (рис. 2.10,б).

Рис. 2.10б. Схема подключения ламп накаливания и светодиодов

При необходимости в схемах можно использовать элемент ТТЛ
с двухтактным выходом. Для некоторых микросхем с открытым
коллекторным выходом (ЛА11) нагрузку можно подключать к более
высоковольтному источнику питания (рис. 2.10,в).

Рис. 2.10в. Схема подключения нагрузки к высоковольтному источнику

Такое включение необходимо для зажигания газоразрядных и
электролюминесцентных индикаторов. Выходы с открытого коллектора
используют для подключения обмоток реле.

Выходы нескольких элементов с открытым коллектором
можно присоединять к общей нагрузке Rн (рис. 2.10, г).

Рис. 2.10г. Схема подключения нескольких элементов к общей нагрузке

Такое подключение позволяет реализовать логическую функцию И,
называемую «монтажное И». Схему (рис. 2.10. г) используют
для расширения числа входов логического элемента.

Следует помнить, что двухтактные выходы ТТЛ нельзя
соединять параллельно, это приводит к токовой перегрузке
одного из элементов.

Многовходовые составные логические элементы с открытым
коллектором и общим сопротивлением нагрузки Rн реализуются
наиболее просто, однако они не позволяют получить
предельное быстродействие. Более лучший способ
увеличения числа входов осуществляется с помощью
специальной микросхемы-расширителя, имеющей
дополнительные выводы коллектора и эмиттера
фазоразделительного каскада VT2 (рис. 2.11).
Одноименные вспомогательные выводы нескольких таких
элементов можно объединять.

Рис. 2.11а. Принципиальная схема 2И-НЕ с дополнительными выводами коллектора и эмиттера.

Рис. 2.11б. Условное обозначение расширителя и способ соединения нескольких микросхем.

Микросхема К531ЛА16 (магистральный усилитель) может
передавать данные в линию с сопротивлением 50 Ом.

Микросхемы ЛА17, ЛА19 — это логические элементы И-НЕ с
тремя состояниями на выходе, т. е. они имеют дополнительный
вход /ЕО (Enable output), дающий разрешение по выходу.
На рис. 2.12 показана схема элемента, который имеет третье
выходное состояние Z, когда выход размыкается.

Рис. 2.12. Принципиальная схема логического элемента с тремя состояниями на выходе.

Для этой цели в схему стандартного сложного инвертора ТТЛ вводится
дополнительный инвертор DDI и диод VD2. Если на этот вход /ЕО подать
от переключателя S1 напряжение высокого уровня — 1, то выходное
напряжение инвертора DD1 станет низким, т. е. катод диода VD2 будет
практически соединен с корпусом. Из-за этого коллектор транзистора
VT2 будет иметь нулевой потенциал, т. е. транзистор VT2 будет закрыт.
Транзисторы VT3 и VT4 будут находиться в режиме отсечки, т. е.
оба закрыты. Следовательно, выходной вывод как бы «висит» в воздухе,
микросхема переходит в состояние Z с очень большим выходным сопротивлением.
Если на вход ЕО подается разрешающий низкий уровень — О, то логический
элемент И-НЕ работает как в обычном режиме.

Такие логические элементы разработаны специально для
обслуживания проводника шины данных. Если к такому
проводнику присоединить много выходов, находящихся в
состоянии Z, то они не будут влиять друг на друга.
Активным передающим сигналом должен быть лишь один
логический элемент, только от его выхода в проводник
шины данных будет поступать информация. Следовательно,
соединенные вместе выходы не должны быть одновременно активными.

Чтобы сигналом разрешения (низкий уревень — О) , подаваемым
на вход /EO, подключался к проводнику выход только одного
логического элемента, необходимо предусмотреть дополнительный
(защитный) временной интервал, т. е. переключать входы /ЕО
различных элементов с паузой. Сигналы разрешения, даваемые
выходам разных элементов, не должны
перекрываться.

Микросхема К531ЛА19-это 12-входовый логический элемент И-НЕ с
дополнительным инверсным входом /ЕО. Сигнал появится на его
выходе, если на вход /ЕО подано напряжение низкого уровня — О.
Выход логического элемента перейдет в разомкнутое состояние Z,
если на вход /ЕО подается напряжение высокого уровня. В состоянии
Z элемент потребляет ток Iпот.z=25 мА. Время задержки перехода
выхода к разомкнутому состоянию tзд.1z= 16 нс, время задержки
перехода выхода tзд.0z= 12 нс (от напряжения низкого выходного
уровня), при условии, что Сн = 15 пФ [1].

Логический элемент 2И-НЕ и его характеристики

1.2.  Логический элемент 2И-НЕ и его характеристики

Широкое распространение получили
логические элементы транзисторно-транзисторной логики (ТТЛ). Рассмотрим
принципиальную схему логического элемента 2И-НЕ 
транзисторно-транзисторной логики со сложным  инвертором на выходе. Такие логические
элементы имеют хорошую нагрузочную способность.

На рисунке 1.14,а приведена принципиальная
схема одного из четырех логических элементов 2И-НЕ микросхемы К134ЛБ1, а на
рисунке 1.14,б – условное обозначение этой микросхемы на принципиальных
схемах. 

На рисунках  1.15,а и 1.15,в приведены принципиальные
схемы логических элементов 2И-НЕ соответственно для микросхем К133ЛА3 и
К155ЛА3. Каждая их этих микросхем имеет по 4 логических элемента 2И-НЕ, а их
условные обозначения на принципиальных схемах совпадают (рис. 1.15,б).

Первые логические
элементы ТТЛ не имели на входах защитных диодов. В момент окончания
прямоугольного импульса на входе элемента в монтажных цепях цифрового
устройства могут возникнуть затухающие колебания. Следствием этих колебаний
может быть ложное срабатывание цифрового устройства. В результате доработки  логических
элементов к каждому входу многоэмиттерного

транзистора были подключены демпфирующие диоды. Первым отрицательным
импульсом затухающего колебания демпфирующий диод открывается, и амплитуда
затухающих колебаний резко уменьшается. Следующий положительный импульс
затухающего колебания уже не может изменить состояние на выходе логического
элемента.

Резисторы R4, R5 и
транзистор VT5 в
логическом элементе 2И-НЕ микросхемы К155ЛА3 (рис. 1.15,в) позволяют получить
передаточную характеристику, более близкую к прямоугольной. Это повышает
помехозащищенность в состоянии логической единицы на выходе элемента.

Рассмотрим работу логического элемента 2И-НЕ
микросхемы К134ЛБ1 (рис. 1.14,а). Для логических элементов
транзисторно-транзисторной логики напряжение логического нуля по техническим
условиям может быть 0-0,4 В. Напряжение логической единицы — не менее 2,4 В и
не более 5 В. Напряжение логического нуля можно подать, соединив вход элемента
с общим проводом накоротко, либо через резистор малого сопротивления (не более
300 Ом). Напряжение логической единицы на вход элемента можно подать, соединив
вход элемента с плюсовым проводом  питания через резистор сопротивлением  1 Ком, либо оставляя вход элемента
свободным.

Пусть на входы
Х1 и Х2  элемента 2И-НЕ (рис. 1.14,а)
поданы напряжения логической единицы. Рассмотрим случай, когда  Х1 и Х2 никуда не подключены. В этом случае
транзисторы VТ2, VТ4 будут
открыты токами базы, протекающими по цепи: + источника, резистор R1, переход база-коллектор VТ1,
база-эмиттер VТ2,
база-эмиттер VТ4, минус
источника. Транзистор VТ3
в этом случае закрыт, т.к. потенциал коллектора 
транзистора VT2
примерно 0,9 В.

Рассмотрим
делитель напряжения, верхнее плечо которого состоит из последовательно
соединенных резистора R3,
выводов коллектор-эмиттер транзистора VТ3, диода VД1,
а нижнее плечо делителя – это выводы коллектор-эмиттер VТ4. В рассматриваемом случае
сопротивление верхней части делителя велико, а сопротивление нижней части
делителя — мало. Выходное напряжение соответствует логическому нулю.

Если хотя бы на
одном из входов Х1, Х2 действует логический нуль, то VТ2, VТ4 закрыты, а  VТ3 открыт. Ток базы транзистора VT3 протекает по цепи: плюс источника
питания, резистор R2,
переход база-эмиттер транзистора VT3, полупроводниковый диод VD1, резистор нагрузки (на схеме не показан), минус источника
питания. В этом случае сопротивление 
между коллектором транзистора VT3 и катодом диода VD1 мало, а сопротивление между коллектором и эмиттером
транзистора VT4 велико.
Анализируя делитель напряжения, приходим к выводу, что выходное напряжение
логического элемента будет соответствовать логической единице.

В
вычислительной технике широко применяется устройство с тремя состояниями на
выходе. Рассмотрим логический элемент НЕ (инвертор) с тремя состояниями  на выходе (рис. 1.16,а). Указанный инвертор
легко получается из схемы базового логического элемента 2И-НЕ путем добавления
в схему VД2.

Если на вход
разрешения  V микросхемы подано напряжение
логической «1», то диод VД2
оказывается отключенным от схемы, и данный элемент можно рассматривать как 
логический  элемент НЕ. Если на
входе Х логическая единица, то транзисторы VT2, VT4 будут
открыты, транзистор VT3 закрыт и на выходе элемента
будет сигнал логического нуля. Подадим на вход Х сигнал логического нуля. В
этом случае транзисторы VT2, VT4 будут закрыты, транзистор VT3 открыт и на выходе элемента будет сигнал логической
единицы.

Подадим на вход V
напряжение логического «0» , в этом случае 
окажутся  закрытыми  VТ2, VТ3, VТ4. Выход Y
оказывается отключенным как от плюсового, 
так и от минусового проводов источника питания. Говорят, что выход
элемента находится в третьем высокоимпедансном состоянии (состояние высокого
сопротивления, как от клеммы «+», так и от клеммы «-»  источника питания). Элементы с тремя
состояниями позволяют организовать в компьютерных системах так называемую общую
шину.

Элементы с тремя состояниями входят в состав шинных формирователей. Шинные формирователи  это устройства, которые обеспечивают передачу
сигнала в двух направлениях  по
одному и тому же проводу. В составе шинного формирователя на каждую линию
потребуется 2 элемента с тремя состояниями на выходе.

На рисунке
1.16,б приведена схема логического элемента 2И-НЕ с открытым коллектором на
выходе. Выходы нескольких таких элементов подключаются к одному резистору
нагрузки, второй вывод которого подключен к плюсовому проводу источника питания.

На рисунке
1.17,а приведена схема подключения приборов для снятия зависимости выходного
напряжения логического элемента от тока нагрузки в состоянии логической единицы
на выходе элемента, а на рисунке 1.18,а – график этой зависимости. Логические
элементы ТТЛ не выходят из строя при коротком замыкании нагрузки для случая
логической единицы на выходе элемента, поэтому в цепи нагрузки нет
необходимости ставить ограничительный резистор. Если на выходе элемента
логический нуль, то при исследовании
зависимости выходного напряжения от тока нагрузки необходимо в цепи
нагрузки устанавливать ограничительный резистор. 

На рисунке
1.17,б приведена схема подключения приборов для снятия зависимости выходного
напряжения логического элемента от тока нагрузки в состоянии логического нуля на выходе элемента, а на рисунке
1. 18,б – график этой зависимости. Сопротивление ограничительного
резистора в цепи нагрузки выбирают примерно таким же, как сопротивление резистора R3 в логическом элементе 2И-НЕ (рисунок 1.15,в),
т.е. примерно 100 Ом.  

По графикам,
приведенным на рисунке 1.18 можно определить коэффициент разветвления или
нагрузочную способность логического элемента. По графику рисунка 1.18,а найдем
ток нагрузки при выходном напряжении 2,4 В. Зная, что входной ток логической
единицы 40 мкА, определим, сколько таких элементов можно подключить в состоянии
логической единицы на выходе данного элемента. По рисунку 1.18,б определим ток
нагрузки в состоянии логического нуля на выходе элемента при напряжении 0,4 В. Зная, что входной ток логического нуля минус 1,6
мА, определим, сколько таких элементов можно подключить в состоянии логического
нуля на выходе данного элемента. Наименьшее из двух полученных значений будет
являться коэффициентом разветвления логического элемента. Определение
коэффициента разветвления таким способом будет справедливо только для низких
частот, когда влиянием входных емкостей элементов и емкости монтажа можно
пренебречь.

На рисунке 1.19,а приведена схема для
наблюдения на экране осциллографа зависимости выходного напряжения элемента от
напряжения на его входе, а на рисунке 1.19,б – график этой зависимости для
логического элемента 2И-НЕ ТТЛ. Диод VD1
может быть любым кремниевым малой мощности, т.к. обратное напряжение в данной
схеме не превысит 5 В, а ток через диод в прямом направлении выбирается единицы
миллиампер. Амплитуда переменного напряжения 
на выходе источника переменного напряжения не должна превышать 10 В. График 
зависимости  выходного
напряжения  элемента от напряжения

на его входе называется передаточной характеристикой логического элемента.
Из графика передаточной характеристики логического элемента 2И-НЕ видно, что
при входных напряжениях менее 0,4 В на выходе элемента напряжение логической
единицы, а при входных напряжениях более 2,4 В на выходе элемента напряжение
логического нуля. Реально в логическом элементе входное напряжение логического
нуля может быть больше 0,4 В, а напряжение логической единицы меньше 2,4 В.
Однако, выбирать такой режим работы элемента нецелесообразно, т.к. уменьшается
помехоустойчивость логического элемента.

На рисунке 1.20 приведена входная характеристика логического элемента
2И-НЕ, снятая по одному из входов элемента. На втором входе элемента напряжение
логической единицы. Точка а на
графике входной характеристики соответствует входному напряжению 2,4 В, а точка
б – входному напряжению 0,4 В. Входной ток логической единицы не
превышает 40 мкА, а входной ток логического нуля менее –1,6 мА. Знак минус
означает, что ток вытекает из микросхемы.

На рисунке 1.21,а приведена схема подключения приборов для наблюдения на
экране осциллографа зависимости выходного напряжения от тока нагрузки для
случая, когда на выходе элемента логическая единица. Ограничительный резистор в
цепи нагрузки не предусмотрен, т.к. исследуется логический элемент 2И-НЕ в
состоянии логической единицы на выходе. В качестве источника U2 используется В24, с клемм «+» и «–»
которого снимается пульсирующее с частотой 100 Гц напряжение. Сопротивление
резистора  R_эт выбирают как можно меньше
(коэффициент отклонения по каналу Х осциллографа должен быть минимальным). Если
чувствительность канала Х осциллографа недостаточна, то на вход Х можно
подключить предварительный усилитель. Схема усилителя к входу Х осциллографа
ОМЛ-3М приведена на рисунке 1.22.

Для питания усилителя
используют переменное напряжение 12 вольт. Сопротивление резистора R1 выбирают значительно
больше сопротивления эталонного резистора R_эт. Выход предварительного усилителя подключают к
входу «Х» осциллографа. Переменным резистором R5 проводят балансировку микросхемы DA1 при отсутствии входного
сигнала. Необходимый коэффициент отклонения луча по оси Х устанавливают
переменным резистором R4.
Стабилитроны VD1 и VD2 выбирают с учетом того,
что необходимо обеспечить перемещение луча по оси «Х» из одного крайнего
положения экрана в другое при изменении постоянного напряжения на входе
усилителя от 0 до максимально возможного. Расчет сопротивлений резисторов R6, R7 параметрического
стабилизатора напряжения проводился с учетом того, что для питания усилителя используется  переменное напряжение 12 вольт и выбраны
стабилитроны КС156А.

На рисунке 1.21,б приведена схема подключения приборов для наблюдения на
экране осциллографа зависимости выходного напряжения от тока нагрузки для
случая, когда на выходе элемента логическая нуль. На транзисторах VT1 и VT2 собрано токовое зеркало.
Особенностью работы токового зеркала является то, что коллекторные токи обоих
транзисторов одинаковы и в определенных пределах не зависят от сопротивлений
нагрузок. Значения коллекторных токов определяются напряжением на резисторе R2 и сопротивлениями
резисторов R1 и R3. Сопротивления резисторов R1 и R3 обычно выбирают одинаковыми.
Сопротивление эталонного резистора в данной схеме не обязательно должно быть
малым. Транзисторы VT1,
VT2 должны иметь
примерно одинаковый и достаточно большой коэффициент усиления по току.

В цифровых устройствах на входах логических
элементов обычно присутствуют прямоугольные импульсы напряжения. Пусть
напряжение на обоих входах логического элемента 2И-НЕ микросхемы К155ЛА3
скачком изменилось с высокого уровня на низкий (рис. 1.15,в).   В этом случае транзистор VT3начнет открываться, а транзистор VT4 – закрываться. Транзисторы открываются
быстрее, чем закрываются. Поэтому в течение некоторого промежутка времени будут
открыты транзисторы VT3 и VT4. Ток, потребляемый
логическим элементом от источника питания, ограничивается только резистором R3. Указанный ток
короткого замыкания приводит к увеличению потребляемой мощности в динамическом
режиме. График зависимости потребляемой от источника питания мощности от
частоты прямоугольных импульсов на входе приведен на рисунке 1.23.

Логический элемент или не кмоп технологии. Характеристики микросхем кмоп и их согласование с логическими элементами других серий

Логические КМОП (КМДП) инверторы

Микросхемы на комплементарных МОП транзисторах (КМОП-микросхемы) строятся на основе МОП транзисторов с n- и
p-каналами. Один и тот же входной потенциал открывает транзистор с n-каналом и закрывает транзистор с p-каналом.
При формировании логической единицы открыт верхний транзистор, а нижний закрыт. В результате ток через КМОП схему
не протекает. При формировании логического нуля открыт нижний транзистор, а верхний закрыт. И в этом случае ток
от источника питания через микросхему не протекает. Простейший логический элемент — это инвертор.
инвертора, выполненного на комплементарных
МОП транзисторах, приведена на рисунке 1.

Рисунок 1. Принципиальная схема инвертора, выполненного на комплементарных МОП транзисторах (КМОП-инвертор)

В результате этой особенности КМОП-микросхем, они обладают преимуществом перед рассмотренными ранее видами
— потребляют ток в зависимости от
поданной на вход тактовой частоты. Примерный график зависимости потребления тока КМОП-микросхемы в зависимости
от частоты ее переключения приведен на рисунке 2

Рисунок 2. Зависимоть тока потребления КМОП микросхемы от частоты

Логические КМОП (КМДП) элементы «И»

Схема логического элемента «И-НЕ»
на КМОП микросхемах практически совпадает с упрощенной
схемой «И» на ключах с электронным управлением, которую мы рассматривали ранее. Отличие заключается в том, что
нагрузка подключается не к общему проводу схемы, а к источнику питания. Принципиальная схема логического элемента
«2И-НЕ » , выполненного на комплементарных МОП транзисторах
(КМОП), приведена на рисунке 3.

Рисунок 3. Принципиальная схема логического элемента «2И-НЕ» , выполненного на комплементарных МОП транзисторах (КМОП)

В этой схеме можно было бы применить в верхнем плече обыкновенный ,
однако при формировании низкого уровня сигнала схема постоянно потребляла бы ток. Вместо этого, в качестве нагрузки
используются p-МОП транзисторы. Эти транзисторы образуют активную нагрузку. Если на выходе требуется сформировать
высокий потенциал, то транзисторы открываются, а если низкий — то закрываются.

В приведённой на рисунке 2 схеме логического КМОП-элемента «И», ток от источника питания на выход
КМОП-микросхемы будет поступать через один из транзисторов, если хотя бы на одном из входов (или на обоих сразу)
будет присутствовать низкий потенциал (уровень логического нуля). Если же на обоих входах логического КМОП-элемента
«И» будет присутствовать уровень логической единицы, то оба p-МОП транзистора будут закрыты и на выходе
КМОП микросхемы сформируется низкий потенциал. В этой схеме, так же как и в схеме, приведенной на рисунке 1,
если транзисторы верхнего плеча будут открыты, то транзисторы нижнего плеча будут закрыты, поэтому в статическом
состоянии ток КМОП-микросхемой от источника питания потребляться не будет.

Условно-графическое изображение КМОП логического элемента «2И-НЕ» показано на рисунке 4, а таблица истинности
приведена в таблице 1. В таблице 1 входы обозначены как x 1 и x 2, а выход — F .

Рисунок 4. Условно-графическое изображение логического элемента «2И-НЕ»

Таблица 1. Таблица истинности КМОП-микросхемы, выполняющей
«2И-НЕ»

«ИЛИ»
, выполненный
на КМОП транзисторах, представляет собой параллельное соединение ключей с электронным управлением. Отличие от упрощенной схемы
«2ИЛИ», рассмотренной ранее, заключается в том, что нагрузка подключается не к общему проводу схемы, а к источнику
питания. Вместо резистора в качестве нагрузки используются p-МОП транзисторы. Принципиальная схема
логического элемента «2ИЛИ-НЕ» , выполненного на комплементарных МОП-транзисторах приведена на рисунке 5.

Рисунок 5. Принципиальная схема логического элемента «ИЛИ-НЕ», выполненного на комплементарных МОП транзисторах

В схеме КМОП логического элемента «2ИЛИ-НЕ» в
качестве нагрузки используются последовательно включенные p-МОП транзисторы. В ней ток от источника питания на выход КМОП микросхемы будет
поступать только если все транзисторы в верхнем плече будут открыты, т.е. если сразу на всех входах будет присутствовать низкий потенциал
(). Если же хотя бы на одном из входов
будет присутствовать уровень логической единицы, то верхнее плечо двухтактного каскада, собранного на КМОП транзисторах, будет закрыто и ток
от источника питания поступать на выход КМОП-микросхемы не будет.

Таблица истинности логического элемента «2ИЛИ-НЕ» , реализуемая КМОП микросхемой, приведена в таблице 2, а
условно-графическое обозначение этих элементов приведено на рисунке 6.

Рисунок 6. элемента «2ИЛИ-НЕ»

Таблица 2. Таблица истинности МОП микросхемы, выполняющей логическую функцию «2ИЛИ-НЕ»

В настоящее время именно КМОП-микросхемы получили наибольшее развитие. Причём наблюдается постоянная
тенденция к снижению напряжения питания данных микросхем. Первые серии КМОП-микросхем, такие как К1561
(иностранный аналог C4000В) обладали достаточно широким диапазоном изменения напряжения питания (3..18В).
При этом при понижении напряжения питания у конкретной микросхемы понижается её предельная частота работы.
В дальнейшем, по мере совершенствования технологии производства, появились улучшенные КМОП-микросхемы с
лучшими частотными свойствами и меньшим напряжением питания, например, SN74HC.

Особенности применения КМОП-микросхем

Первой и основной особенностью КМОП-микросхем является большое входное сопротивление этих микросхем. В
результате на ее вход может наводиться любое напряжение, в том числе и равное половине напряжения питания,
и храниться на нём достаточно долго. При подаче на вход КМОП-элемента половины питания открываются транзисторы
как в верхнем, так и в нижнем плече выходного каскада, в результате микросхема начинает потреблять недопустимо
большой ток и может выйти из строя . Вывод: входы цифровых КМОП-микросхем ни в коем
случае нельзя оставлять неподключенными!

Второй особенностью КМОП-микросхем является то, что они могут работать при отключенном питании. Однако
работают они чаще всего неправильно. Эта особенность связана с конструкцией входного каскада. Полная
принципиальная схема КМОП-инвертора приведена на рисунке 7.

Рисунок 7. Полная принципиальная схема КМОП-инвертора

Диоды VD1 и VD2 были введены для защиты входного каскада от пробоя статическим электричеством. В то же самое время при
подаче на вход КМОП-микросхемы высокого потенциала он через диод VD1 попадёт на шину питания микросхемы, и так как она
потребляет достаточно малый ток, то КМОП микросхема начнёт работать. Однако в ряде случаев этого тока может не хватить для
питания микросхем. В результате КМОП микросхема может работать неправильно. Вывод: при неправильной работе КМОП микросхемы
тщательно проверьте питание микросхемы
, особенно выводы корпуса. При плохо пропаянном выводе отрицательного питания его
потенциал будет отличаться от потенциала общего провода схемы.

Четвёртая особенность КМОП-микросхем &mdash это протекание импульсного тока по цепи питания при ее переключении из
нулевого состояния в единичное и наоборот. В результате при переходе с
ТТЛ микросхем на КМОП микрохемы-аналоги резко увеличивается уровень помех. В ряде случаев это важно, и приходится отказываться
от применения КМОП микросхем в пользу или BICMOS микросхем.

Логические уровни КМОП-микросхем

Логические уровни КМОП-микросхем существенно отличаются от . При отсутствии тока нагрузки напряжение на выходе КМОП-микросхемы совпадает с напряжением
питания (логический уровень единицы) или с потенциалом общего провода (логический уровень нуля). При увеличении тока нагрузки
напряжение логической единицы может уменьшается до 2,8В (U п =15В) от напряжения питания. Допустимый уровень напряжения
на выходе цифровой КМОП микросхемы (серия микросхем К561) при пятивольтовом питании показан на рисунке 8.

Рисунок 8. Уровни логических сигналов на выходе цифровых КМОП-микросхем

Как уже говорилось ранее, напряжение на входе цифровой микросхемы по сравнению с выходом обычно допускается в больших
пределах. Для КМОП-микросхем договорились о 30% запасе. Границы уровней логического нуля и единицы для КМОП-микросхем
при пятивольтовом питании приведены на рисунке 9.

Рисунок 9. Уровни логических сигналов на входе цифровых КМОП-микросхем

При уменьшении напряжения питания границы логического нуля и логической единицы можно определить точно так же (разделить
напряжение питания на 3).

Семейства КМОП-микросхем

Первые КМОП-микросхемы не имели защитных диодов на входе, поэтому их монтаж представлял значительные трудности. Это семейство
микросхем серии К172. Следующее улучшенное семейство КМОП микросхем серии К176 получило эти защитные диоды. Оно достаточно распространено
и в настоящее время. Серия К1561 завершает развитие первого поколения КМОП микросхем. В этом семействе было достигнуто быстродействие
на уровне 90 нс и диапазон изменения напряжения питания 3 … 15В. Так как в настоящее время распространена
иностранная аппаратура, то приведу иностранный аналог этих КМОП микросхем — C4000В.

Дальнейшим развитием КМОП-микросхем стала серия SN74HC. Эти микросхемы отечественного аналога не имеют. Они
обладают быстродействием 27 нс и могут работать в диапазоне напряжений 2 . .. 6 В. Они
совпадают по цоколёвке и функциональному ряду с ,
но не совместимы с ними по логическим уровням, поэтому одновременно были разработаны КМОП микросхемы серии SN74HCT (отечественный
аналог — К1564), совместимые с ТТЛ микросхемами и по логическим уровням.

В это время наметился переход на трёхвольтовое питание. Для него были разработаны КМОП-микросхемы SN74ALVC с временем
задержки сигнала 5,5 нс и диапазоном питания 1,65 … 3,6 В. Эти же микросхемы способны работать
и при 2,5 вольтовом питании. Время задержки сигнала при этом увеличивается до 9 нс.

Наиболее перспективным семейством КМОП-микросхем в настоящее время считается семейство SN74AUC с временем задержки сигнала
1,9 нс и диапазоном питания 0,8 … 2,7 В.

Сокращение КМОП означает «комплементарный
МОП-транзистор». Также иногда используется сокращение COSMOS,
которое обозначает «комплементарная симметричная
МОП-структура». Логические элементы этого подсемейства строятся
как на «-канальных МОП-полевых транзисторах, так и на
/^-канальных МОП-полевых транзисторах. Схемы этого подсемейства
характеризуются ярко выраженной симметрией. При разработке схем
применяют только самозапирающиеся МОП-транзисторы (см. Бойт,
Электроника, ч. 2, разд. 8.2, МОП-полевые транзисторы).
Симметричность схем видна особенно хорошо в схеме элемента НЕ (рис.
6.91). Если на входе А действует Я-уровень, например +5 В, то
транзистор Т2 отпирается. На его истоке и подложке 0 В. Напряжение
затвор-исток UGS составляет +5 В. К истоку и подложке транзистора Тх
приложены +5 В.

Если к управляющему электроду также прикладываются +5 В, то
напряжение затвор-исток UGS = О В. Транзистор Тх заперт. Если Тх
заперт, а Т2 открыт, то выход элемента Z имеет уровень L (рис. 6.92).
Если на входе А действует i-уровень О В, то транзистор Т2 запирается и
напряжение затвор-исток UGS составляет О В. Напряжение затвор-исток
транзистора Ту UGS = —5 В, так как напряжение истока +5 В, а
затвора О В. Транзистор отпирается. Если Тх открыт, а Т2 заперт, выход
элемента Z имеет уровень Н.
В КМОП-НЕ-элементе всегда один транзистор открыт, а другой заперт.
Если на выходе элемента НЕ действует уровень 0, то элемент практически
не потребляет ток, так как Тх заперт. Если на выходе элемента НЕ
действует уровень Н, то элемент также практически не потребляет ток,
так как теперь Т2 заперт. Для управления последовательно включенными
элементами также не требуется ток, так как полевые транзисторы
практически не потребляют мощность. Только во время переключения от
источника питания потребляется небольшой ток, так как оба транзистора
одновременно, но недолго открыты. Один из транзисторов переходит из
открытого состояния в запертое и еще не полностью заперт, а другой
— из запертого в открытое и еще не полностью открыт. Также должны
перезарядиться транзисторные емкости.
Все КМОП-элементы устроены так, что в токовой ветви один транзистор
закрыт, а другой открыт. Энергопотребление КМОП-элементов крайне низко.
Оно зависит в основном от количества переключений в секунду или частоты
переключения.
КМОП-элементы отличаются малым энергопотреблением.
На рис. 6.93 изображена следующая типичная КМОП-схема. Если на обоих
входах действует уровень L, то транзисторы 7’ и Т2 будут открыты,
транзисторы Тг и Т4 заперты. Ту и Т2 при О В на А и В имеют UGS =
— 5 В, а Т3 и Т4 имеют UGS = О В. На выходе Z действует уровень Н.
Если на входе А действует уровень Н(+5 В), а на входе 5-уровень L (О
В), то Ту закрывается, а Т2 открывается. Путь от источника питания к
выходу Z блокирован запертым транзистором.

Одновременно отпирается транзистор Т3 и на выходе Z действует
примерно О В, то есть уровень L. Г4 заперт. Z всегда имеет уровень Z,
если по крайней мере на одном входе действует уровень Н.
Соответствующая схеме (рис. 6.93) рабочая таблица представлена на рис.
6.94. Схема производит при положительной логике операцию ИЛИ-НЕ.
Какую логическую операцию производит схема на рис. 6.95? Прежде всего
для схемы должна быть составлена рабочая таблица. Если на обоих входах
действуют Z-уровни (О В), то транзисторы Т{ и Т2 открываются (UGS =
— 5 В). -канального МОП-транзистора (рис. 6.97).
Передаточный элемент работает как переключатель.
Если к Gx будет приложен уровень Н (например +5 В) и к G2 —
уровень L (О В), то оба транзистора запираются. В /ьканальном
МОП-транзисторе между управляющим электродом и подложкой приложено
напряжение О В. Образование проводящего канала между истоком и стоком
становится невозможным. Также и в я-канальном МОП-транзисторе между
управляющим электродом и подложкой приложено напряжение О В. Здесь
также не может возникнуть проводящий канал. Сопротивление между точками
А и Zдостигает нескольких сотен МОм.
Если на
Уровни на входах Gl и G2 всегда прикладываются в противофазе.
Управление может происходить с помощью элемента НЕ (рис. 6.99).
Получается двунаправленный ключ. У полевых транзисторов передаточного
элемента исток и сток могут взаимно менять свои функции. Поэтому вывод
затвора обозначается в середине его условной линии (рис. 6.99).
Интегрированные КМОП-микросхемы всегда содержат множество логических
элементов, которые могут быть использованы по отдельности или как
единая сложная логическая функция. На рис. 6.100 показана структура
схемы CD 4000 А. Эта схема содержит два элемента ИЛИ-HE с тремя входами
каждый и элемент НЕ. Схема CD 4012 А (рис. 6.101) содержит два элемента
И-НЕ с четырьмя входами каждый.
Интегральные схемы арифметических логических устройств содержат очень
много КМОП-элементов. На рис. 6.102 приведена схема 4-битного
сдвигающего регистра. Эта схема рассмотрена подробно в гл. 8.

Рис. 6.102. Схема КМОП-4-битного сдвигового регистра CD 4015 A (RCA)

Микросхема CD 4008 А является 4-битным полным сумматором. Полные
сумматоры рассматриваются подробно в гл. 10. Схема приведена здесь как
пример КМОП-схемотехники (рис. 6.103).
Интегральные микросхемы в КМОП-исполнении могут производиться с очень большой плотностью элементов,
Можно схему целого калькулятора уместить в одной микросхеме. Дальнейшее
совершенствование технологий ведет к повышению возможной плотности
компоновки.
Напряжение питания КМОП-элементов может колебаться в широком диапазоне.
Для серии CD-4000-A (рис. 6.100—6.103) фирма-производитель RCA
указывает диапазон напряжений питания от 3 В до 15 В. Типичные
передаточные характеристики при ряде напряжений питания показаны на
рис. 6.104.
Часто используются напряжения питания +5 В и +10 В. Для этих напряжений
питания на рис. 6.105 и 6.106 показаны диаграммы уровней. Для больших
напряжений питания характерна лучшая помехоустойчивость.
Разность между уровнями L и Н, отвечающая за помехоустойчивость, для
КМОП-схем составляет примерно от 30% до 40% напряжения питания.
В следующей таблице приведены важнейшие параметры КМОП-эле-ментов:

Рис. 6.103. Схема КМОП-4-битного полного сумматора CD 4008 A (RCA)

Наглядный пример тому, как всё сложно запутанно в определении приоритетов научно-исследовательских работ, это микросхемы КМОП и их появление на рынке.

Дело в том, что полевой эффект, который лежит в основе МОП-структуры был открыт ещё в конце 20-х годов прошлого века, но радиотехника тогда переживала бум вакуумных приборов (радиоламп) и эффекты, обнаруженные в кристаллических структурах, были признаны бесперспективными.

Затем в 40-е годы практически заново был открыт биполярный транзистор, а уже потом, когда дальнейшие исследования и усовершенствования биполярных транзисторов показали, что это направление ведёт в тупик, учёные вспомнили про полевой эффект.

Так появился МОП-транзистор , а позднее КМОП-микросхемы. Буква К
в начале аббревиатуры означает комплементарный, то есть дополняющий. На практике это означает, что в микросхемах применяются пары транзисторов с абсолютно одинаковыми параметрами, но один транзистор имеет затвор n-типа, а другой транзистор имеет затвор p-типа. На зарубежный манер микросхемы КМОП называют CMOS
(Complementary Metal-Oxide Semiconductor). Также применяются сокращения КМДП, К-МОП.

Среди обычных транзисторов примером комплементарной пары являются транзисторы КТ315 и КТ361.

Сначала на рынке радиоэлектронных компонентов появилась серия К176 основанная на полевых транзисторах, и, как дальнейшее развитие этой серии, была разработана ставшая очень популярной серия К561. Эта серия включает в себя большое количество логических микросхем.

Поскольку полевые транзисторы не так критичны к напряжению питания, как биполярные, эта серия питается напряжением от +3 до +15V. Это позволяет широко использовать эту серию в различных устройствах, в том числе и с батарейным питанием. Кроме того, устройства собранные на микросхемах серии К561, потребляют очень маленький ток. Да и не мудрено, ведь основу КМОП-микросхем составляет полевой МДП-транзистор.

Например, микросхема К561ТР2 содержит четыре RS-триггера и потребляет ток 0,14 mA, а аналогичная микросхема серии К155 потребляла минимум 10 — 12 mA. Микросхемы на КМОП структурах обладают очень большим входным сопротивлением, которое может достигать 100 МОм и более, поэтому их нагрузочная способность достаточно велика. К выходу одной микросхемы можно подключить входы 10 — 30 микросхем. У микросхем ТТЛ такая нагрузка вызвала бы перегрев и выход из строя.

Поэтому конструирование узлов на микросхемах с применением КМОП транзисторов позволяет применять более простые схемные решения, чем при использовании микросхем ТТЛ.

За рубежом наиболее распространённый аналог серии К561 маркируется как CD4000. Например, микросхеме К561ЛА7 соответствует зарубежная CD4011.

Используя микросхемы серии К561, не следует забывать о некоторых нюансах их эксплуатации. Следует помнить, что хотя микросхемы работоспособны в большом диапазоне напряжений, при снижении напряжения питания падает помехоустойчивость, а импульс слегка «расползается». То есть чем напряжение питания ближе к максимуму, тем круче фронты импульсов.

На рисунке показан классический базовый элемент (вентиль), который осуществляет инверсию входного сигнала (элемент НЕ). То есть если на вход приходит логическая единица, то с выхода снимается логический ноль и наоборот. Здесь наглядно показана комплементарная пара транзисторов с затворами «n» и «p» типов.

На следующем рисунке показан базовый элемент 2И — НЕ. Хорошо видно, что резисторы, которые присутствуют в аналогичном элементе ТТЛ микросхемы, здесь отсутствуют. Из двух таких элементов легко получить триггер, а из последовательного ряда триггеров прямая дорога к счётчикам, регистрам и запоминающим устройствам.

При всех положительных качествах интегральных микросхем серии К561 у них, конечно, есть и недостатки. Во-первых, по максимальной рабочей частоте КМОП микросхемы заметно уступают микросхемам с другой логикой и работающей на биполярных транзисторах.

Частота, на которой уверенно работает серия К561, не превышает 1 МГц. Для согласования микросхем основанных на МОП структурах с другими сериями, например, ТТЛ, применяются преобразователи уровня К561ПУ4, К561ЛН2 и другие. Эти микросхемы также синхронизируют быстродействие, которое у разных серий может отличаться.

Но самый большой недостаток микросхем на комплементарных МОП структурах, это сильнейшая чувствительность микросхемы к статическому электричеству. Поэтому на заводах и лабораториях оборудуются специальные рабочие места. На столе все работы производятся на металлическом листе, который подключён к общей шине заземления. К этой шине подключается и корпус паяльника, и металлический браслет, одеваемый на руку работнику.

Некоторые микросхемы поступают в продажу упакованные в фольгу, которая закорачивает все выводы между собой. При работе в домашних условиях также необходимо найти возможность для стекания статического заряда хотя бы на трубу отопления. При монтаже первыми распаиваются выводы питания, а уже затем все остальные.

Рис.
16.10.

Принципиальное отличие КМОП-схем от nМОП-технологии заключается в отсутствии в схеме активных сопротивлений. К каждому входу схемы подключена пара транзисторов с различным типом канала. Транзисторы с каналом p-типа подключены подложкой к источнику питания, поэтому образование канала в них будет происходить при достаточной большой разности потенциалов между подложкой и затвором, причем потенциал
на затворе должен быть отрицательным относительно подложки. Такое состояние обеспечивается подачей на затвор потенциала земли (т.е. логического 0
). Транзисторы с каналом n-типа подключены подложкой к земле, поэтому образование канала в них будет происходить при подаче на затвор потенциала источника питания (т. е. логической 1
). Одновременная подача на такие пары транзисторов с разным типом каналов логического нуля или логической единицы приводит к тому, что один транзистор
пары обязательно будет открыт, а другой закрыт. Таким образом, создаются условия к подключению выхода либо к источнику п
итания, либо к земле.

Так, в простейшем случае, для схемы инвертора (рис. 16.10) при А=0
транзистора VT1 будет открыт, а VT2 закрыт. Следовательно, выход
схемы F
будет подключен через канал VT1 к источнику питания, что соответствует состоянию логической единицы: F=1
. При А=1
транзистор
VT1 будет закрыт (на затворе и подложке одинаковые потенциалы), а VT2 открыт. Следовательно, выход
схемы F
будет подключен через канал транзистора VT2 к земле. Это соответствует состоянию логического нуля: F=0
.

Логическое сложение
(рис. 16.11) осуществляется за счет последовательного соединения p-каналов транзисторов VT1 и VT2. При подаче хотя бы одной единицы единого канала у данных транзисторов не образуется. В то же время благодаря параллельному соединению VT3 и VT4 осуществляется открытие соответствующего транзистора в нижней части схемы, обеспечивающее подключение выхода F к земле. Получается F=0 при подаче хотя бы одной логической 1 – это правило ИЛИ-НЕ.

Рис.
16.11.

Функция
И-НЕ осуществляется за счет параллельного соединения VT1 и VT2 в верхней части схемы и последовательного соединения VT3 и VT4 в нижней части (рис. 16.12). При подаче хотя бы на один вход нуля единый канал на VT3 и VT4 не образуется, выход
будет отключен от земли. В то же время хотя бы один транзистор
в верхней части схемы (на затвор которого подан логический
ноль) будет обеспечивать подключение выхода F
к источнику питания: F=1
при подаче хотя одного нуля – правило И-НЕ.

Рис.
16.12.

Краткие итоги

В зависимости от элементной базы, различают различные технологии производства ИМС. Основными являются ТТЛ на биполярных транзисторах и nМОП и КМОП на полевых транзисторах
.

Ключевые термины

nМОП-технология
полевых транзисторов
с индуцированным каналом n-типа.

Буфер на 3 состояния
– выходная часть схемы ТТЛ, обеспечивающая возможность перехода в третье, высокоимпедансное состояние.

КМОП-технология
— технология производства ИМС на базе полевых транзисторов
с каналами обоих типов электропроводности.

Открытый коллектор
– вариант реализации буферной части элементов ТТЛ без резистора в цепи нагрузки, который выносится за пределы схемы.

Схемы с активной нагрузкой
– схемы ТТЛ, в которых состояние буферной цепи определяется состоянием не одного, а двух транзисторов.

Транзисторно-транзисторная логика
– технология производства ИМС на базе биполярных транзисторов.

Принятые сокращения

КМОП –
комплементарный, металл, оксид, полупроводник

Набор для практики

Упражнения к лекции 16

Упражнение 1

Вариант 1 к упражнению 1
. Нарисовать схему 3-входового элемента ИЛИ-НЕ по nМОП-технологии.

Вариант 2 к упражнению 1
.Нарисовать схему 3-входового элемента И-НЕ по nМОП-технологии.

Вариант 3 к упражнению 1
.Нарисовать схему 4-входового элемента ИЛИ-НЕ по nМОП-технологии.

Упражнение 2

Вариант 1 к упражнению 2
.Нарисовать схему 3-входового элемента ИЛИ-НЕ по КМОП-технологии.

Вариант 2 к упражнению 2
.Нарисовать схему 3-входового элемента И-НЕ по КМОП-технологии.

Вариант 3 к упражнению 2
.Нарисовать схему 4-входового элемента ИЛИ-НЕ по КМОП-технологии.

Упражнение 3

Вариант 1 к упражнению 3
.Нарисовать схему 3-входового элемента ИЛИ-НЕ по ТТЛ-технологии.

Вариант 2 к упражнению 3
.Нарисовать схему 3-входового элемента И-НЕ по ТТЛ-технологии.

Вариант 3 к упражнению 3
.Нарисовать схему 4-входового элемента ИЛИ-НЕ по ТТЛ-технологии.

Упражнение 4

Вариант 1 к упражнению 4
. Нарисовать схему 3-входового элемента ИЛИ по nМОП-технологии.

Вариант 2 к упражнению 4
.Нарисовать схему 3-входового элемента И по nМОП-технологии.

Вариант 3 к упражнению 4
.Нарисовать схему 4-входового элемента ИЛИ по nМОП-технологии.

Упражнение 5

Вариант 1 к упражнению 5
.Нарисовать схему 3-входового элемента ИЛИ по КМОП-технологии.

Вариант 2 к упражнению 5
.Нарисовать схему 3-входового элемента И по КМОП-технологии.

Вариант 3 к упражнению 5
.Нарисовать схему 4-входового элемента ИЛИ по КМОП-технологии.

Упражнение 6

Вариант 1 к упражнению 6
.Нарисовать схему 3-входового элемента ИЛИ по ТТЛ-технологии.

Вариант 2 к упражнению 6
.Нарисовать схему 3-входового элемента И по ТТЛ-технологии.

Вариант 3 к упражнению 6
.Нарисовать схему 4-входового элемента ИЛИ по ТТЛ-технологии.

Упражнение 7

Вариант 1 к упражнению 7
.Нарисовать схему элемента 2И-ИЛИ-НЕ по ТТЛ-технологии.

Вариант 2 к упражнению 7
.Нарисовать схему элемента 2И-ИЛИ-НЕ по КМОП-технологии.

Вариант 3 к упражнению 7
.Нарисовать схему элемента 2И-ИЛИ-НЕ по nМОП-технологии.

Упражнение 8

Вариант 1 к упражнению 8
.Нарисовать схему 3-входового элемента ИЛИ-НЕ с буфером на 3 состояния.

Вариант 2 к упражнению 8
.Нарисовать схему 3-входового элемента И-НЕ с открытым коллектором.

Вариант 3 к упражнению 8
.Нарисовать схему 3-входового элемента ИЛИ с буфером на 3 состояния.

Комплементарная МОП логика (КМОП — КМДП -CMOS — Complementary Metal-Oxide-Semiconductor) сегодня является основной в производстве больших интегральных схем микропроцессорных комплектов, микроконтроллеров, СБИС персональных компьютеров, ИС памяти. Кроме ИС высокой интеграции для создания электронного обрамления БИС и несложных электронных схем выпущено несколько поколений КМОП серий малой и средней интеграции. В основе лежит рассмотренный ранее инвертор (рис 2. 9) на комплементарных (взаимодополняющих) МОП транзисторах с индуцированным каналом разной проводимости p и n типа, выполненных на общей подложке (входные охранные цепочки не показаны).

Рис 3.8. Двухвходовые КМОП логические элементы а) И-НЕ, б) ИЛИ-НЕ

Как и в случае простого инвертора, особенностью ЛЭ является наличие двух ярусов транзисторов относительно выходного вывода. Логическая функция, выполняемая всей схемой, определяется транзисторами нижнего яруса. Для реализации И-НЕ в положительной логике транзисторы с n-каналом включаются последовательно друг с другом, с p-каналом – параллельно, а для реализации ИЛИ-НЕ – наоборот (Рис 3.8).

Микросхемы КМОП-структуры близки к идеальным ключам: в статическом режиме они практически не потребляют мощности, имеют большое входное и малое входное сопротивления, высокую помехозащищенность, большую нагрузочную способность, хорошую температурную стабильность, устойчиво работают в широком диапазоне питающих напряжений (от +3 до +15 В). Выходной сигнал практически равен напряжению источника питания. При Еп=+5В обеспечивается совместимость логических уровней со стандартной ТТЛ/ТТЛШ-логикой. Пороговое напряжение при любом напряжении питания равно половине напряжения питания U пор = 0,5 Еп, что обеспечивает высокую помехоустойчивость.

Логические элементы с большим числом входов организованы подобным же образом. В номенклатуре микросхем КМОП есть ЛЭ И, ИЛИ, И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ, с количеством входов до 8. Увеличить число входных переменных можно с помощью дополнительных логических элементов, принадлежащих к той же серии ИС.

Отечественная промышленность выпускает несколько универсальных КМОП серий: К164, К176, К561, К564, К1561, К1564.

К176 – стандартная КМОП t з =200 нс, I пот £100 мкА

К564, К561, К1561 – усовершенствованная КМОП t з =15 нс (15 В), I пот =1-100 мкА

К1564 – высокоскоростная КМОП (функциональный аналог серии 54HC) t з =9-15 нс, Uпит=2-6 В, I пот £10 мкА

Основные технические характеристики ИС серии К564 (К561) приведены ниже:

Напряжение питания U п, В …………………………. .3-15

Мощность потребления

В статическом режиме, мкВт/корпус …………0,1

При f=1 МГц, U п =10 В, С н =50 пф, мвт ……….20

Допустимая мощность рассеивания. Мвт/корпус …..500

Входное напряжение, В ……………….от -0,5В до U п + 0,5В

Выходное напряжение, В

Низкого уровня ………………………… не более 0,05В,

Высокого уровня …………………не менее U п + 0,5В

Средняя задержка распространения сигнала при С н =15 нф

Для U п =+5 В, нс ………………………………50

Для U п =+10 В, нс ……………………………..20,

Рабочая температура, 0 С

Серия 564 ………………………..от -60 до +125

Серия К561 ……………………….от -40 до +85

Если развитие ТТЛ-серий, главным образом, шло в сторону уменьшения энергопотребления, то КМОП-серии развивались в направлении повышения быстродействия. В конце концов, победила КМОП-технология. Последующие поколения стандартной логики выпускаются уже только по ней. Таким образом, второе поколение микросхем стандартной логики выпускается по КМОП-технологии, но сохраняет полное функциональное соответствие с ТТЛ-сериями.

Мой компьютер на логических микросхемах / Хабр

Привет, Хабр. Два года назад, как раз перед началом пандемии, я затеял большой проект: построить компьютер, используя только простые логические микросхемы 74 серии и микросхемы памяти. В этой статье я бы хотел кратко рассказать о том, что получилось, и более подробно об основной части – процессоре.

На сегодняшний день можно сказать, что у меня получился полноценный компьютер: на нем можно играть, можно читать и редактировать текстовые файлы на SD-карте, можно считать и даже строить графики. Нельзя только выходить в интернет.

Технические характеристики компьютера получились следующие:

• Процессор: 8 бит, 4 регистра, очень урезанный набор инструкций, тактовая частота 1.5 МГц;

• Память: 32 кБ ПЗУ и 52 кБ ОЗУ;

• Видеокарта: текстовый режим 80×30, 16 цветов (как в CGA), подключение к VGA-монитору;

• Внешний накопитель — SD-карта с файловой системой FAT16;

• Разъем PS/2 для подключения клавиатуры.

Процессор

Процессор состоит из трех плат

В этом разделе я попытаюсь показать ход моих мыслей при проектировании процессора и покажу, что из этого вышло.

Мне хотелось, чтобы получился более-менее полноценный процессор, программировать который было бы не слишком большой болью. То есть, должны быть полновесные 8 бит и небольшой, но не слишком урезанный набор арифметики: обязательно должны быть простые действия вроде сложения-вычитания с переносом и без и все логические операции, но умножение – это уже слишком. Стеком и прерываниями тоже можно смело пожертвовать.

С такими требованиями к арифметике АЛУ легко сделать асинхронным: при подаче значений на входы на выходе сразу появится результат. Чтобы не было слишком много проводов, один вход АЛУ можно привязать к одному конкретному регистру, который обычно называют аккумулятором.

Следующий вопрос – как сделать переходы. Чтобы процессор выполнил инструкцию jmp label (переход на заданный в инструкции адрес), нужно сначала загрузить адрес в какой-то регистр, а потом уже оттуда передать его в IP. Загружать напрямую в IP нельзя: адрес состоит из двух байт, и когда будет загружен первый байт, мы не сможем загрузить второй, потому что в IP будет уже наполовину новый адрес.

С доступом к памяти та же история: в x86, например, можно сделать так: mov ax, [label]. Здесь, чтобы загрузить из памяти значение по закодированному в инструкции адресу, этот адрес тоже нужно сначала поместить в невидимый регистр.

Раз для адресации нужен отдельный регистр, почему бы не сделать его доступным программисту? Тогда можно будет явно загружать туда значения и выполнять с ними арифметику, а потом использовать их в качестве адреса перехода и операций с памятью. Назовем этот регистр P. Так как адрес 16-битный, а данные 8-битные, разделим P на две части: PL и PH.

Итак, минимум нужно три регистра, доступных программисту: аккумулятор A для фиксированного подключения к одному из входов АЛУ и пара PL/PH для адресации. Кодировать три регистра в инструкции неудобно: нужно два бита, остается одна неиспользуемая комбинация, поэтому добавим еще один регистр B.

Из-за того, что адрес нужно загружать в P явно, для операций с памятью и перехода потребуется больше одной инструкции. Например, переход:

ldi pl, lo(label) ; загрузка младшего байта адреса в PL
ldi ph, hi(label) ; загрузка старшего байта в PH
jmp               ; собственно переход - инструкция без аргументов!

Заметим, что у нас появилось два 16-битных регистра: указатель инструкции IP и указатель адреса P, причем из P нужно уметь передавать значение в IP. Для передачи значения не обязательно копировать его: можно добавить флаг, определяющий, какой из физических регистров будет действовать как IP, а какой как P. При исполнении инструкции перехода этот флаг будет переключаться, и с точки зрения программиста окажется так, что после перехода в P будет адрес возврата! Таким образом получится сделать вызовы функций без использования стека: достаточно будет в начале функции сохранить значение из P, а при возврате считать его и выполнить переход.

Как выглядят пролог и эпилог функции

function:
    mov a, ph               ; арифметика (включая mov) возможна только между A и другим регистром
    mov b, a
    mov a, pl
    ldi ph, hi(ret_addr)
    ldi pl, lo(ret_addr)
    st a                    ; сначала сохраняем младший байт
    inc pl                  ; ret_addr выровнен, поэтому переполнения через 256 не случится
    st b

    ; . .. тут сам код функции

    ldi ph, hi(ret_addr)
    ldi pl, lo(ret_addr)
    ld a
    inc pl
    ld ph                   ; старший байт можно загрузить сразу в PH
    mov pl, a
    jmp                     ; возврат из функции

    ; в секции данных:
    .align 2
ret_addr: res 2             ; резервируем два байта для адреса возврата

Теперь, когда регистры определены, можно нарисовать общую схему процессора.

Основные блоки процессора

Здесь мы видим регистры A и B, блок регистров P, содержащий в себе две пары регистров: PL/PH и IP, регистр текущей инструкции IR, регистр флагов и АЛУ (блок в форме надкушенной трапеции).

Для мультиплексирования сигналов на шинах я использую логические сигналы с тремя состояниями. В каждый момент времени на конкретной шине активно только одно устройство, определяющее уровни сигналов, остальные же находятся в состоянии высокого сопротивления.

Красная шина на схеме – это внешняя шина данных, ведущая к памяти и перефирийным устройствам. Данные с нее могут быть напрямую загружены в регистр инструкции IR или через буфер (треугольник под IR на схеме) переданы на внутреннюю шину процессора (зеленая), ведущую на входы всех регистов. АЛУ также выводит свой результат на зеленую шину.

Розовая шина ведет на второй вход АЛУ. Если ни одно из устройств, подключенных к ней, не активно, на этой шине будет ноль благодаря подтягивающим резисторам. Это позволяет использовать ноль вместо регистра в качестве операнда арифметичских инструкций. Например, так: adc a, 0.

И, наконец, голубая шина, ведущая от блока P наружу – шина адреса. На ней процессор выставляет адрес памяти, чтобы записать или считать данные.

У регистров A и B по два выхода: на внешнюю шину данных и на АЛУ. Таким образом эти регистры могут участвовать в арифметике и быть загруженными в память. Регистры PL и PH не могут быть загружены в память напрямую: это не имеет смысла, ведь они хранят адрес операции с памятью.

Конечно, почти все блоки на этой схеме – это не отдельные микросхемы. Например, для регистра B нужно три микросхемы: собственно восьмибитный регистр 74HC273 и два выходных буфера 74HC244. Для каждой пары регистров из P нужно восемь микросхем: четыре четырехбитных счетчика 74HC161 и четыре буфера 74HC244.

Плата модуля регистров

Адресное пространство

Как вы могли заметить, процессор адресует максимум 2¹⁶ Байт = 64 кБ, но памяти на самом деле больше: 32 кБ ПЗУ и 52 кБ ОЗУ. Такое возможно с помощью переключения банков: по умолчанию в нижние 32 кБ отображается ПЗУ, но если записать нужный бит в регистр конфигурации памяти, можно отобразить туда дополнительную оперативку. Это позволяет делать довольно сложные приложения: из-за крайне низкой плотности кода 32 кБ едва хватает на драйвер файловой системы, поэтому без переключения банков текстовый редактор, например, ну никак не получилось бы написать. А так можно загрузить приложение с SD-карты в нижнюю часть ОЗУ и использовать функции работы с файловой системой из ПЗУ как системные вызовы.

Плата модуля памяти

На старшие сегменты адресного пространства отображены видеопамять и регистры периферийных устройств (клавиатуры и SD-карты), а также регистр конфигурации памяти. Видеопамять организована в два отдельных сегмента для цвета и для текста, в отличие от CGA, где цвета перемежаются с символами. Такая организация проще: чтобы вывести строку, можно просто побайтово скопировать ее. Или, например, можно легко очистить часть экрана, оставив информацию о цвете.

Процесс разработки

Для разработки я использовал только свободное ПО (кроме текстового редактора). После определения общей структуры модуля я рисовал желаемые тайминги сигналов и по ним описывал модели и тесты на языке Verilog, которые запускал и проверял с помощью Icarus Verilog и GTKWave. Потом по списку микросхем 7400 серии я выбирал подходящие и смотрел, есть ли они в продаже. Когда микросхемы были выбраны, я переделывал код с использованием моделей конкретных микросхем. Одновременно я рисовал схему в KiCAD. Таким образом получалось полное соответствие между схемой и моделью и можно было быть уверенным (почти), что всё заработает в железе.

Такой подход оправдал себя: в платах почти не было логических ошибок. Возникали другие непредвиденные проблемы: например, благодаря этому проекту я узнал про наводки между соседними дорожками и про отражение высокочастотных сигналов и про то, что будет, если этого не учитывать. Также я узнал, что более быстрая серия микросхем не значит лучшая.

Заключение

Этот пост получился уже довольно длинным, а я многого не рассказал: про видеокарту, про АЛУ, про кодирование инструкций и ассемблер, про общение с PS/2 и SD-картой, а также про программную часть этого карантинного проекта. Если будет интересно, напишу еще посты, а пока можете посмотреть репозиторий.

UPD следующий пост про кодирование и исполнение инструкций

UPD пост про видеокарту

UPD пост про АЛУ

Логический элемент — «И-НЕ» » Паятель.Ру

Если, для того чтобы на выходе логического элемента «ИЛИ-НЕ» была единица нужно чтобы нули были поданы на все его входы, а для получения на выходе нуля нужно чтобы единица была хотя бы на одном из входов, то для «И-НЕ» ситуация обратная: Логический ноль на выходе элемента «И-НЕ» будет только тогда, когда на все его входы будут поданы единицы. А для получения на выходе элемента «И-НЕ» единицы, нужно чтобы хотя бы на один из входов был подан уровень логического нуля.

Рассмотрим в чем это выражается на практике. Для этого нужен модуль конструктора «Логика» с четырьмя элементами «2И-НЕ» (рис. 1). Соберем схему, показанную на рисунке 2. В схеме использован модуль с элементами «2И-НЕ».

S1 и S2 — кнопки, включая кнопку мы на вход элемента подаем логическую единицу. При этом зажигается соответствующий светодиод (HL1, HL2). Состояние выхода показывает светодиод HL3 — горит тогда когда на выходе единица.

Проверим логику «2И-НЕ» -пока кнопки S1 и S2 не нажаты (на входах нули), — на выходе единица (горит HL3). Если нажать любую из кнопок, -состояние не меняется. Чтобы оно изменилось нужно нажать обе кнопки сразу, и тогда на выходе будет ноль.

А теперь посмотрим, как будет работать мультивибратор, собранный на элементах «2И-НЕ» (рис. 3). И работает почти так же. Разница в том, что для того чтобы этот мультивибратор работал (чтобы мигал светодиод HL1) нужно чтобы тумблеры S1 и S2 были включены (а в схеме на «2ИЛИ-НЕ» они должны были быть выключенными).

Если один из этих тумблеров (или оба) выключить, мультивибратор перестанет генерировать. В схеме на «2ИЛИ-НЕ» для того чтобы мультивибратор перестал генерировать тумблеры нужно было включать.

В общем, понятно, — логика обратная. Если в схеме мультивибратора на «2ИЛИ-НЕ», чтобы прекратить генерацию нужно на вход элемента подать единицу, то в схеме на «2И-НЕ» для прекращения генерации на вход нужно подать нуль.

Рис.4
Соберем эту схему, на элементах «2И-НЕ» (рис. 4), и сигнализатор высыхания почвы превратится в сигнализатор затопления подвала, так как его логика действия будет противоположной.

Рассмотрим эту схему. Как и ранее, Это мультивибратор, вырабатывающий импульсы звуковой частоты, на выходе которого подключен пьезоэлектрический звукоизлучатель BF1. Схема управления, как и прежде, состоит из датчика — двух металлических гвоздей или винтов и переменного резистора R2, которым можно регулировать его чувствительность. Винты должны быть, скажем, воткнуты в землю или просто лежат на полу подвала, на некотором расстоянии друг от друга.

Когда в подвале сухо сопротивление среды между винтами значительно больше сопротивления R2. Напряжение на R2 держится на уровне логического нуля и, поэтому, мультивибратор не работает.

Если подвал будет затоплен водой, сопротивление между винтами будет значительно ниже сопротивления R2, и на резисторе R2 напряжение поднимется до уровня логической единицы. Это позволит мультивибратору работать, и из BF1 раздастся звук.

Рис.5
Как же сделать так, чтобы наш индикатор затопления подвала снова превратился в индикатор высыхания почвы? Просто! Нужно всего-то поменять местами датчик и R2, — сделать так, как показано на рис. 5.

Чтобы сигнализатор начал звучать нужно на второй вход верхнего по схеме элемента «2И-НЕ» подать единицу, а чтобы он замолчал, — нуль. Когда в цветочном горшке сухо, сопротивление между винтами (рис. 5) значительно больше сопротивления R2. Значит, на этом входе элемента будет единица, -сигнализатор звучит. Полили почву, — сопротивление между винтами датчика резко снизилось и стало значительно ниже сопротивления R2. Теперь на входе элемента будет ноль, — звучание прекратилось.

Логика работы RS-триггера (рис. 6), сделанного на элементах «2И-НЕ» тоже претерпит значительные изменения. Теперь переключать триггер нужно не логическими единицами, а логическими нулями. Именно поэтому кнопки S1 и S2 подключены по-другому, так чтобы при нажатии кнопки на вход логического элемента поступал низкий уровень (логический 0).

Рис.6

определение микросхем по The Free Dictionary

Эти услуги и расходные материалы напрямую поддерживают инициативы DLA по предотвращению подделки, программы проверки и тестирования продукции, специфичные для микросхем FSC 5962, действующих в Агентстве. Вступает в силу с выпуском данных индекса цен производителей (PPI) за июль 2018 г. 9 августа 2018 г., Бюро Департамент статистики труда начал использовать гедонистическое моделирование для оценки скорректированных с учетом качества цен на микропроцессоры для ноутбуков в рамках индексов PPI для интегрированных микросхем: также известный как QML Class Y, сертификация признана высшей гарантией качества и надежности для керамических негерметично закрытых Микросхемы Flip-Chip для аэрокосмической и оборонной промышленности. От физических механизмов и воздействия космоса на микросхемы и стратегий проектирования для борьбы с космическим излучением до специального исследовательского оборудования и технологических особенностей диодов, схем и эффектов различного излучения на каждом из них — все это заполнено диаграммами, графиками, расчетами допусков и дискуссии, необходимые для любого проекта создания космической электроники. Помимо основного материала о современных подходах к разработке и применению элементной микроэлектронной базы бортового радиоэлектронного оборудования на космических аппаратах, систем двойного и специального назначения, Белоус, Саладуха, и Шведов предоставляют обширную справочную информацию и вспомогательные материалы, такие как конфигурация современных космических аппаратов, роль бортового электронного оборудования в достижении цели проекта, статистика аварий и отказов космических аппаратов, причины широкого использования поддельных микросхем в России и способы остановить это, а также воздействие ионизирующего космического излучения и потока высоких напряжений Скорость и высокоэнергетические микрочастицы (космическая пыль) на радиоэлектронном оборудовании в космических приложениях. В году, закончившемся 31 декабря 2015 года, компания, которая занимается разработкой, производством и продажей пассивных электронных компонентов, известных как резисторы, и гибридных микросхем, продала 32,9 млн. Фунтов стерлингов по сравнению с 39,2 млн. Фунтов стерлингов годом ранее. Сертификация проводных соединений (25-27 августа, Вифлеем, Пенсильвания), Сертификация процессов и выявление дефектов: гибриды, микросхемы и модули RF / MMIC (15-18 сентября, Пасадена, Калифорния) и технология упаковки в микроволновой печи (7-9 декабря, Сан-Диего, Калифорния) .CML Microcircuits (Maldon, Essex) выпустила процессор общей платформы PMR для поддержки цифровых / аналоговых систем FDMA PMR / LMR и 2-слотовых цифровых систем TDMA.Компании, упомянутые в этом отчете: Америка, APAC, EMEAKey Vendors, Cirrus Logic, STMicroelectronics, Texas Instruments, Wolfson Micro, Analog Devices, AMS, Broadcom, CML Microcircuits, Conexant, Exstreamer, Integrated Device Technology, Maxim Integrated Исследователи показывают, что слабая связь обеспечивает каркас пресинаптической пластичности, отличительный признак синаптической передачи сигналов в микросхемах гиппокампа.

Забота о микросхемах | Природа неврологии

Микросхемы: интерфейс между нейронами и функцией глобального мозга

• S Grillner &
• A M Graybiel

The MIT Press, 2006 г. 472 стр., Твердая обложка, 55 долларов США.00 ISBN 0262072785 | ISBN: 0-262-07278-5

Поиск в Интернете по запросу «микросхемы» дает более полумиллиона результатов, и эта книга возглавляет список. Откуда такое волнение? Одна из причин заключается в том, что большинство нейробиологов изучают микросхемы в широком смысле слова, что делает этот том интересным. Редакторы дают гибкое рабочее определение (« четко определенные, довольно маленькие образования нервных клеток ») и обрисовывают в общих чертах свою цель — обеспечить мост от генетического и молекулярного уровня к поведенческому и когнитивному уровню не напрямую, а через понимание промежуточных микросхем. .

Книга состоит из четырех разделов, в которых рассматриваются микросхемы в двигательной системе, полосатом теле, обонятельной системе и неокортексе. Книга состоит из глав, написанных ведущими экспертами, за которыми следует групповой отчет. В первом разделе рассматриваются колликулярные микросхемы для саккадических движений глаз (Isa и Sparks), а также микросхемы локомоторных позвоночных (Sillar и Grillner) и беспозвоночных (Pfluger и Buschges) и подчеркивается тот факт, что исследователи добились большого прогресса в достижении этой общей цели и что исследователи в совершенно разных системах говорят на одном языке.Групповой отчет (Kiehn) представляет собой элегантную попытку выделить общие принципы проектирования в центральных микросхемах генератора шаблонов в моторных системах, которые адаптированы для многих конкретных задач. Аргумент, эффективно поддерживаемый схемотехникой, состоит в том, что центральные генераторы паттернов включают почти универсальное «ядро», которое состоит из небольшой сети возбуждающих и тормозящих нейронов. Затем базовая микросхема функционально адаптируется к конкретным задачам (например, сегментарно реплицируется и соединяется между собой в опорно-двигательных системах или кардиостимулятор приводится в действие в дыхательных центрах ствола мозга).Нейромодуляция важна для настройки выхода схем.

Эти темы развиваются, и новые вводятся в раздел полосатого тела, который знакомит читателей с основными типами клеток, микросхемами и нейромодуляцией в базальных ганглиях (Surmeier, Tepper and Plenz, Bergman, Kimura, Wickens). В групповом отчете (Bolam) обсуждается каноническая микросхема, взаимосвязанная группа нейронов со средними шипами, ГАМКергические интернейроны с быстрым выбросом и гигантский холинергический интернейрон, коллективно иннервируемый кортикостриатными глутаматергическими проекциями и дофаминергическими проекциями черной субстанции.Эта архитектура предлагается в качестве субстрата для «выбора» между различными корковыми входами с помощью хорошо охарактеризованных ионных механизмов, опосредующих состояния «ВВЕРХ» и «ВНИЗ». Допаминергическая и холинергическая модуляция, действующая на каноническую микросхему в сильно дивергентной и конвергентной системе корковых афферентов, предлагается в качестве основы для пластичности, связанной с вознаграждением.

В разделе об обонятельных микросхемах пересматриваются общие принципы сенсорного кодирования и декодирования систем беспозвоночных и позвоночных.В главах рассматриваются популяционное кодирование и сетевая динамика в обонятельных путях насекомых (Laurent), замена нейронов в обонятельной луковице (Lledo), молекулярная спецификация связи в обонятельных микросхемах (Mombaerts, Feinstein) и топографические аспекты обонятельных цепей, карт и кодов (Sachse, Galizia). ). Групповой отчет (Фридрих) фокусируется на формулировании канонического взгляда на обонятельные микросхемы, включая пространственные и временные аспекты.

Неокортикальный отдел широко варьируется, включая разнообразие интернейронов (DeFilipe et al .), корковые состояния UP, цепочки синфайров и сетевая динамика (Маккормик и Юсте), динамика всего мозга, связанная с сознанием (Ченжакс и Мишель), и вычислительные подходы (Маасс и Маркрам). В групповом отчете (Fregnac) исследуется степень, в которой корковые цепи в разных областях и видах являются каноническими, и как состояния UP соотносятся с корковыми микросостояниями. В отчете оценивается модульность (непрерывная или кластерная организация внутри и между корковыми областями), подчеркивая вертикальный и горизонтальный характер столбчатой ​​организации.В отчете также рассматриваются временные аспекты обработки информации и «шума» в корковых цепях: регулировка усиления, периодическое возбуждение и многое другое. Группа смело рассматривает, как это может быть связано с тем, что делает неокортекс, находя достоинства механизмов микросхем (цепочек синфайров, состояний UP) во внимании, восприятии и сознании.

В книге кратко изложены ключевые темы исследования микросхем: кодирование пространственной информации, временная обработка информации, возбуждающе-тормозные взаимодействия, модульность и модуляция.Многие главы освежающе спекулятивны, поднимаясь к цели серии конференций Далема — выйти за рамки формата большинства материалов конференций. Действительно, особая сила книги состоит в том, что многие авторы явно перечисляют то, что они считают ключевыми оставшимися без ответа вопросами в своей подполе. Большая часть предположений основана на нейронной «основе» — экспериментально определенных ионных и синаптических механизмах, лежащих в основе организации цепей. В этой книге разъясняется, что поведение в конечном итоге следует понимать с точки зрения функциональной организации микросхем.

На будущее перед нами стоят два вопроса. Во-первых, необходимо указать конкретный уровень организации при идентификации и анализе микросхем. Первоначально применяемый к локальным паттернам синаптического взаимодействия и простых рефлекторных путях, этот термин теперь применяется на многих уровнях, включая внутридендритные взаимодействия, локальные синаптические связи, межслойные связи и локальные цепи. Другой вопрос, являются ли модули микросхем в коре головного мозга разнообразными или стереотипными, и как это связано с высшими корковыми функциями. Многие рабочие гипотезы, изложенные в этом томе, будут стимулировать дальнейшие исследования таких вопросов.

Информация об авторе

Принадлежность

1. Гордон М. Г. Шеперд работает на кафедре физиологии Медицинской школы Файнберга Северо-Западного университета, Чикаго, Иллинойс 60611, США. [email protected]

   Gordon M. G Shepherd

2. Гордон М. Шеперд работает на кафедре нейробиологии Медицинской школы Йельского университета, 333 Cedar Street, New Haven, Connecticut 06510, [email protected]

   Gordon M Shepherd

Об этой статье

Цитируйте эту статью

Shepherd, G., Shepherd, G. Обращение к микросхемам.
Nat Neurosci 10, 1503 (2007). https://doi.org/10.1038/nn1207-1503

Ссылка для скачивания

Поделиться этой статьей

Все, с кем вы поделитесь следующей ссылкой, смогут прочитать это содержание:

Получить ссылку для совместного использования

Извините, ссылка для совместного использования в настоящее время недоступно для этой статьи.

Предоставлено инициативой по обмену контентом Springer Nature SharedIt

Новый класс микросхем для космоса и военных

Как и во многих других областях, технология упаковки электронных компонентов быстро развивается. НАСА ищет способы включения некоторых из этих новых и появляющихся технологий в свои системы с введением нового класса микросхем, Класса Y.

Введение этой новой классификации позволяет НАСА и другим космическим агентствам использовать более совершенные сложные микросхемы. которые требуют взаимосвязанных пакетов высокой плотности.

«Мы рассматриваем это как открытие [для НАСА и космической промышленности] новой категории деталей», — заявил Шри Агарвал, руководитель программы Лаборатории реактивного движения НАСА (JPL) и руководитель целевой группы G-12, назначенной для поддерживают развитие класса Y.

Ранее НАСА предпочитало использовать герметичные пакеты для критически важных приложений в космосе. Герметичные упаковки, изготовленные из металла, керамики и стекла, представляют собой жесткие упаковки с герметичным уплотнением. Предпочтение было отдано герметичным упаковкам, поскольку для подтверждения целостности упаковки требовалось всего три испытания.С другой стороны, негерметичные микросхемы традиционно трудно было оценить, а негерметичные корпуса могут открывать множество поверхностей раздела материалов.

Однако новые потребности в упаковке, такие как потребность в трехмерных упаковках для размещения уложенных друг на друга сборок чипов, требуют использования негерметичной упаковки из смешанных материалов.

Инженер по надежности Джек Шу объяснил эти новые потребности. «Если мы думаем о наших печатных платах как о городе, наши нынешние печатные сборки похожи на Лос-Анджелес.Лос-Анджелес разбросан, и это означает, что мы больше не можем получать сигнал от одного конца до другого в отведенное время. Один из способов приблизиться — начать наращивать, а не выходить из строя, чтобы наша печатная плата была похожа на Нью-Йорк ».

Чтобы удовлетворить эти трехмерные потребности, Майкл Сэмпсон из Центра космических полетов имени Годдарда НАСА предложил и поддержал разработку новой категории негерметичных военных микросхем космического уровня: Класс Y.

», — пояснил Сэмпсон.«Мы значительно отошли от традиций с классом Y».

Схема примера упаковки класса Y

Разработка класса Y проводилась при содействии правительственно-промышленного комитета TechAmerica (ныне SAE) G12 и стала международной инициативой под руководством НАСА по внедрению новых технологий на космическом уровне. военные требования. Это первый новый класс, представленный более чем за 20 лет.

20 декабря 2013 г. Управление логистики обороны выпустило версию K спецификации микросхем (MIL-PRF-38535), которая включала класс Y.Его официальное введение позволяет компаниям сертифицировать продукцию по классу Y, а затем квалифицировать продукцию по классу Y.

«Класс Y станет для нас новым инструментом, позволяющим нам продолжать расширять границы наших разработок», — заявил Шу. «Мы всегда ищем способы сделать изделия быстрее, как с точки зрения скорости работы, так и с точки зрения строительства. Класс Y поможет нам продолжать получать более высокие скорости передачи данных и даже более чувствительные схемы, чтобы мы могли видеть то, чего никогда не могли видеть в прошлом.»

Введение класса Y потребовало новой концепции, разработки новых методов испытаний и обновления существующих стандартов. Поскольку работа с гораздо более хрупкой негерметичной упаковкой требует более сложного процесса тестирования, Сэмпсон разработал инновационный процесс для демонстрации целостности упаковки специально для негерметичных микросхем класса Y. Работа над новым классом продолжается.

«Работа продолжается с учетом уроков, извлеченных из первоначальной реализации нового класса», — сказал Сэмпсон.

Микросхемы | MIT Press

Ведущие нейробиологи обсуждают функцию микросхем, функциональных модулей, которые действуют как элементарные процессоры, соединяющие отдельные клетки с системами и поведением.

Микросхемы, функциональные модули, которые действуют как элементарные блоки обработки, соединяющие отдельные клетки с системами и поведением, могут обеспечить связь между нейронами и глобальной функцией мозга. Микросхемы предназначены для выполнения определенных функций; Примеры этих функциональных модулей включают корковые столбы в сенсорных кортиках, клубочки в обонятельных системах насекомых и позвоночных, а также сети, генерирующие различные аспекты моторного поведения.В этом выпуске Dahlem Workshop ведущие нейробиологи обсуждают, как микросхемы работают для соединения уровней отдельных клеток и систем, и сравнивают внутреннюю функцию микросхем с их подтипами ионных каналов, связностью и рецепторами, чтобы понять принципы конструкции и функции микросхем. .

Главы охватывают четыре основных области исследования микросхем: двигательные системы, включая локомоцию, дыхание и саккадические движения глаз; полосатое тело, самая большая входная станция базальных ганглиев; обонятельные системы и нервная организация клубочков; и неокортекс. За каждой главой следует групповой отчет — совместное обсуждение старших ученых.

Соавторы Лидия Алонсо-Нанкларес, Хагай Бергман, Мария Блатоу, Дж. Поль Болам, Ансгар Бюшгес, Антонио Капути, Жан-Пьер Чангути, Хавьер ДеФелипе, Карстен Дюш, Поль Файнштейн, Стюарт Файрштейн, Ив Френьяк, Райнер Фридрих, К. Джованни Галиция, Энн М. Грейбил, Чарльз А. Грир, Стен Грилльнер, Тадаши Иса, Оле Кин, Минору Кимура, Андерс Лансер, Жиль Лоран, Пьер-Мари Лледо, Вольфганг Маасс, Генри Маркрам, Дэвид А.Маккормик, Кристоф М. Мишель, Питер Момбертс, Ханна Моньер, Ханс-Йоахим Пфлюгер, Дитмар Пленц, Дитхельм В. Рихтер, Силке Саксе, Х. Себастьян Сунг, Кейт Т. Силлар, Джеффри С. Смит, Дэвид Л. Спаркс, Д. . Джеймс Сюрмайер, Эёрс Сатмари, Джеймс М. Теппер, Джефф Р. Виккенс, Рафаэль Юсте

Гибкие микросхемы | Многослойные микросхемы гибкие следы до 3 микронов

Наша компания занимает уникальное положение для удовлетворения потребностей сегодняшних производителей ВЧ / СВЧ и производителей медицинских биосенсоров, которые стремятся выйти за рамки того, на что способна типичная гибкая схема.

От прототипирования до серийного производства, мы предлагаем возможности производства гибких и негибких схем с полным жизненным циклом, включая:

• Линии контуров и зазоры размером до 3 мкм
• Переходные отверстия диаметром до 25 микрон
• Основания для лазерной резки любой формы, включая геометрию сквозных отверстий
• Сквозные отверстия (PTH), покрытые керамикой на металлической основе.
• Многослойные устройства, содержащие до шести металлических слоев
• Маски припоя (металлические или полиимидные)

Используя аддитивные фотолитографические процессы, можно изготавливать гибкие микросхемы с экстремальным разрешением.Для некоторых дизайнов мы можем добиться ширины следа в три микрона. Эти гибкие схемы также могут поставляться в сложных формах и узорах с высоким разрешением. Эти микросхемы изготавливаются из очень тонких слоев напыленного металла или металла с более толстым покрытием, такого как золото или медь, на полиимидных подложках.

Используя гальваническое формование, фотолитографию и запатентованные технологии, мы создаем широкий спектр сверхминиатюрных гибких микроэлектронных схем, которые достигают целей дизайна продукта, невозможных никаким другим способом.

Гибкие продукты микросхем включают:

• Однослойная гибкая схема
• Многослойная гибкая схема
• Катушки
• Компоненты датчика
• Электроды (нейростимуляторы)

Приложения для однослойных микросхем включают инвазивные медицинские устройства и диагностику in vitro, а также другие биосенсоры. Многослойные гибкие схемы (до шести или более слоев) включают дополнительные проводящие слои, которые независимо друг от друга уложены, выровнены и соединены между собой.Часто требуются металлизированные токопроводящие переходные отверстия, соединяющие разные слои. Эти схемы часто применяются в небольших РЧ / СВЧ-антеннах и в схемах с высокой вибрацией. Свяжитесь с нами, чтобы получить необходимые рекомендации по изготовлению гибких и негибких схем.

Анализ вычислительной стратегии детальной модели ламинарной кортикальной микросхемы для решения задачи обнаружения изменения изображения

Реферат

Неокортекс можно рассматривать как гобелен, состоящий из вариаций довольно стереотипных локальных кортикальных микросхем.Следовательно, понимание того, как эти микросхемы выполняют вычисления, является ключом к пониманию работы мозга. Интенсивные исследовательские усилия в течение нескольких десятилетий привели к созданию детальной модели типовой корковой микросхемы в первичной зрительной коре, разработанной Институтом Аллена. Мы представляем здесь методы и первые результаты для понимания вычислительных свойств этой крупномасштабной модели, основанной на данных. Мы показываем, что он может решить стандартную задачу по обнаружению изменения изображения почти так же хорошо, как живой мозг.Кроме того, мы раскрываем вычислительную стратегию модели и выясняем вычислительную роль различных подтипов нейронов. В целом эта работа демонстрирует осуществимость и научный потенциал методологии, основанной на тесном взаимодействии подробных данных и крупномасштабного компьютерного моделирования для понимания функций мозга.

1 Введение

Важным пониманием функции мозга стало открытие, что неокортекс млекопитающих в первом приближении представляет собой непрерывный двумерный лист, состоящий из довольно стереотипных кортикальных микросхем (Mountcastle 1998; Douglas and Martin 2004; Harris and Shepherd 2015).Эта архитектура дает надежду на то, что можно понять работу мозга, поняв вычислительную организацию его локальных процессоров: корковых микросхем. Структура этих кортикальных микросхем, которые иногда называют корковыми столбиками, по-видимому, хорошо сохранилась от мыши к человеку. Различные типы нейронов расположены примерно на 6 параллельных листах или пластинах, образуя синаптические связи в первую очередь с соседними нейронами внутри той же или других пластинок. Следовательно, как его пространственная организация, так и ее единицы, состоящие из довольно большого набора типов нейронов с различными характеристиками отклика, отмечают существенные отличия от общих моделей рекуррентных нейронных сетей, которые обычно рассматриваются в вычислительной нейробиологии и абстрагируются в искусственные нейронные сети в современном ИИ.

Большое количество генетически, морфологически и электрофизиологически различных типов нейронов в неокортексе млекопитающих, а также техническая сложность исследования эффективности синаптических связей между каждой парой типов нейронов затрудняют определение общей структуры нейронов. корковые микросхемы. Но интенсивные исследования в течение последних трех десятилетий (Mountcastle 1998; Thomson and Lamy 2007; Markram et al.2015) недавно завершились разработкой детальной модели кортикальной микросхемы (Billeh et al.2020) для области V1 на мыши, см. Рисунок 1, который мы будем называть просто моделью Билле. Теперь возникает проблема связать структуру этой модели с ее вычислительной функцией. Одним из препятствий является то, что многие значения параметров, такие как сила синаптических связей между отдельными нейронами, все еще отсутствуют и вряд ли будут определены в ближайшем будущем с помощью экспериментальных исследований. У нас есть целый ряд экспериментальных данных о средней силе синаптических связей между основными типами нейронов, особенно если их сомы находятся на небольшом расстоянии. Немалая часть этих общих статистических знаний вошла в эвристическую установку весов в модели Билле. Но моменты высших порядков этих весовых распределений остаются неизвестными. Этот пробел в знаниях затрудняет увязку структуры моделей микросхем с их вычислительной функцией, поскольку последняя, ​​вероятно, в значительной степени возникает из-за состава и согласования отдельных синаптических весов. Эта ситуация сравнима с ситуацией в искусственных нейронных сетях, где даже идеальное знание гистограммы синаптических весов в обученной сети почти не дает понимания того, для чего она была обучена.Выравнивание синаптических весов происходит в мозге посредством множества процессов пластичности, которые создают корреляции и зависимости более высокого порядка, которые, вероятно, определяют вычислительную роль отдельных нейронов и локальных сетевых мотивов в более крупной сети. Следовательно, чтобы исследовать вычислительные возможности модели кортикальной микросхемы Billeh et al. (2020) необходимо изучить результаты согласования или оптимизации индивидуальных синаптических весов для конкретных сетевых вычислений. Обычно этот процесс согласования называют обучением сетевой модели.

Рисунок 1: Обзор модели кортикальной микросхемы на основе данных Billeh et al. (2020).

a) Визуализация расположения 51 978 нейронов в модели от Billeh et al. (2020), разделенных на возбуждающие и 3 основных класса тормозных нейронов (Htr3a, Ssst, Pvalb). В этой модели выделяются только 5 ламинарных листов L1, L2 / 3, L4, L5, L6. b) Базовые вероятности соединения между 17 различными типами нейронов, которые возникают, если принять во внимание ламинарное расположение нейронов из ранее показанных 4 основных классов. в) Масштабирование вероятностей связи в зависимости от соматического расстояния для разных типов связей. Вероятность синаптического соединения получается путем умножения вероятности базового соединения для двух типов нейронов, задействованных в этой функции масштабирования. d) Основные уравнения и параметры, которые управляют динамикой внутренних переменных и пиковой активностью используемой модели нейрона GLIF ₃ . Выделенные параметры основаны на экспериментальных данных, как описано в Billeh et al.(2020), что привело к созданию 111 различных моделей нейронов в микросхеме в соответствии с экспериментальными данными из базы данных клеток Атласа мозга Аллена.

Мы сообщаем здесь о методах и первых результатах этой исследовательской стратегии. Мы адаптировали синаптические веса модели Билле посредством стохастического градиентного спуска для поддержки определенного типа сетевых вычислений: задачи обнаружения изменения изображения. Эта задача часто использовалась в биологических экспериментах на мышах (Garrett et al.2020; Joshua H.Siegle et al. 2021): объект получает длинную последовательность естественных изображений с небольшими временными промежутками между ними, где отображается только однородный серый экран. Обучение модели Билле для решения этой вычислительной задачи непросто по нескольким причинам:

1. Если моделировать нейроны как протекающие нейроны с интеграцией и запуском (LIF), эта модель нейронов не дифференцируема.

2. Модели точечных нейронов Billeh et al. (2020) создают дополнительные проблемы: они представляют собой обобщенные нейроны LIF, точнее, модели GLIF ₃ , которые содержат две дополнительные внутренние переменные, которые моделируют более медленные динамические процессы, такие как токи после всплеска, которые обнаруживаются в биологических нейронах (Teeter et al.2018).

3. Даже основная модель Billeh et al. (2020), который мы считаем довольно большим: он состоит из 51 978 нейронов. Но, тем не менее, градиенты необходимо вычислять очень быстро, поскольку для успешного обучения стохастическому градиентному спуску обычно требуется вычисление градиентов для всей сети для очень большого количества входных представлений (испытаний).

Мы обнаружили, что недавно предложенные аппроксимации стохастического градиентного спуска для рекуррентных сетей нейронов LIF (Bellec et al.2018) можно эффективно адаптировать для работы также с моделями нейронов GLIF ₃ . Кроме того, мы показываем, что очень эффективное программное обеспечение (TensorFlow (Мартин Абади и др., 2015)) и компьютерное оборудование (графические процессоры), которые были разработаны для поддержки быстрого обучения глубоких нейронных сетей в машинном обучении, могут быть адаптированы для обучения больших и биологических подробные модели для глубоких нейронных сетей мозга, такие как модель Billeh et al. (2020).

Мы демонстрируем потенциал этой исследовательской стратегии, обучая модель Билле для задачи обнаружения изменения изображения, а затем «открывая черный ящик» (Sussillo and Barak 2013) обученной модели, чтобы выяснить, как она выполняет из этого довольно требовательного сетевого вычисления.Мы показываем, что, применяя методы обратной инженерии к компьютерной модели, которая в настоящее время не может быть применена к живому мозгу, можно понять, как различные типы нейронов модели могут взаимодействовать для выполнения этих сетевых вычислений.

2 Результаты

2.

1 Модель ламинарной микросхемы на основе данных может решить задачу обнаружения изменения изображения

Модель микросхемы Биллех и др. (2020) обеспечивает значительный прогресс, поскольку он основан на обширном количестве экспериментов в Институте Аллена, которые все были направлены на одну область мозга, V1, у одного вида, мыши, см. Рис. 1a, b и c.Точнее, мы использовали «базовую» часть версии модели с точечными нейронами, поскольку моделирование подробной биофизической версии требует слишком много вычислительного времени. Но версия с точечным нейроном уже обеспечивает значительный прогресс по сравнению с предыдущими моделями, поскольку она основана на 17 различных типах нейронов, основанных на данных (перечисленных в каждой строке и столбце на Рисунке 1b). Далее они разделены на 111 различных вариаций на основе профилей ответа отдельных нейронов из Атласа мозга Аллена (Allen Institute 2018), к которому были приспособлены нейроны GLIF ₃ .

Мы обучили модель Билле решать задачу обнаружения изменения изображения посредством обратного распространения во времени (BPTT). Мы расширили метод BPTT Bellec et al. (2018) для нейронов LIF, чтобы его можно было применить к моделям нейронов GLIF ₃ . Мы не позволяли синаптическим весам менять свой знак, тем самым сохраняя закон Дейла. Мы включили термин регуляризации так же, как в Bellec et al. (2020) в функции потерь для градиентного спуска, чтобы поддерживать активную активность сети в биологически реалистичном разреженном режиме.В результате распределение скоростей стрельбы осталось близким к биологическим данным Джошуа Х. Сигла и др. (2021 г.), а также к распределению частот до обучения, см. Дополнительный рисунок S2. В частности, средняя частота стрельбы после тренировки составила 3,86 Гц. Следовательно, модель рассчитана в энергоэффективном режиме разреженного горения. Распределение синаптических весов изменилось во время обучения лишь незначительно для синаптических связей между возбуждающими нейронами, а веса в целом стали сильнее для синаптических связей от и к тормозным нейронам, см. Дополнительный рисунок S3.

Модель Билле, полученная для задачи обнаружения изменения изображения, как и объекты биологических экспериментов (Гарретт и др., 2020; Джошуа Х. Зигл и др., 2021), последовательность естественных изображений, чередующихся короткими фазами, где серый экран был представлен как визуальный ввод, см. рис. 2а, б. Эти естественные изображения были сначала обработаны моделью LGN (латеральное коленчатое ядро) Billeh et al. (2020), создавая входные токи к нейронам модели микросхемы ретинотопно и специфично для ламины, как в Billeh et al.(2020), см. Рисунок 2c. Задача испытуемых заключалась в том, чтобы сообщить, когда последнее представленное изображение отличается от предыдущего (рис. 2а). Модель была обучена сообщать в пределах окна ответа длиной 50 мс, которое начиналось через 50 мс после смещения изображения за счет увеличения срабатывания популяции возбуждающих нейронов в L5, если изображение отличалось от предыдущего. Поскольку у нас нет экспериментальных данных об идентичности считывающих нейронов, которые извлекают сетевое решение и проецируют его на другие области мозга, мы случайным образом выбрали в нашей модели 60 возбуждающих нейронов из сферы диаметром 170 микрон внутри слоя 5 (см. Рисунок 2e), чтобы сформировать вместе количество всплесков, которые превышают порог принятия решения (см. Нижний ряд рисунка 3a) всякий раз, когда изображение менялось.Это предположение моделирования кажется разумным, поскольку пирамидные клетки на слое 5 обычно рассматриваются как считывающие нейроны из ламинарной кортикальной микросхемы, сообщающие сетевое решение, в частности, подкорковым структурам (Harris and Shepherd 2015).

Рисунок 2: Задача обнаружения изменения изображения.

а) Схематическая последовательность зрительных стимулов в задании. Последовательности изображений представляются модели, чередующиеся задержками серого экрана. b) Диаграмма, поясняющая временную структуру задачи.Модель должна сообщать, отображается ли изображение, отличное от предыдущего, в течение окна ответа 50 мс. c) Модель LGN кодирует зрительные стимулы во временную реакцию нейронов LGN, которые связаны с определенным местом в поле зрения (ответы нейронов LGN, показанные здесь, были отсортированы по времени пиковой активации). Этот ответ служит входными данными для модели V1, основанной на данных, и вводится в виде токов, а не отобранных последовательностей пиков Пуассона. d) Случайный выбор 60 возбуждающих нейронов в слое 5 (в пределах сферы диаметром 170 микрон) составляет считывание.Эти нейроны сообщают о положительном решении в совокупности за счет высокой скорости возбуждения. e) Для тестирования изображения для задачи обнаружения изменения изображения были взяты из этого набора из 8 изображений, которые не используются во время обучения.

Рисунок 3: Пример сетевой активности во время выполнения задачи после обучения.

a) Визуальные стимулы, состоящие из последовательности изображений, чередующихся задержками серого экрана, преобразуются в образец ответа с использованием модели LGN (верхний ряд). Этот ввод вводится на основе тока с использованием основанных на данных соединений LGN с V1 в нейроны модели, что приводит к сетевой активности (средний ряд, типы нейронов и слои разделены, но порядок в этих группах рандомизирован). Всякий раз, когда представленное изображение отличается от предыдущего, 60 нейронов считывания в слое 5 (L5) сообщают об этом высокой частотой срабатывания в течение окна ответа 50 мс (предпоследняя строка). Скорость этого считывания можно оценить с помощью экспоненциального скользящего окна (синие кривые). Его временная эволюция показана вместе с порогом принятия решения (последняя строка). b) После процедуры обучения модель могла выполнять задачу для изображений, использованных во время обучения, а также для новых, невидимых изображений.Для этих тестовых изображений (см. Рисунок 2e) модель смогла сообщить об изменении идентичности в 89% всех случаев, в то время как она ошибочно сообщила об изменении в 11% случаев, когда идентичность изображения не изменилась. c) Ошибки, связанные с переходом. Для определенных типов переходов между разными изображениями модель допускает больше ошибок, чем в противном случае, особенно для изображений, отмеченных голубым и оранжевым.

Мы случайным образом выбрали пул из 48 естественных изображений из набора данных Imagenet (Deng et al.2009), которые мы использовали в качестве сетевых входов. Мы использовали 40 из них для обучения, аналогично биологическим экспериментам Гарретта и соавт. (2020). Производительность задания оценивалась как для 40 изображений, использованных для обучения, так и для остальных 8 изображений. Модель достигла после обучения высокой производительности для этой задачи (см. Рисунок 3b), которая находится в том же диапазоне, что и производительность, достигаемая на мышах (Garrett et al. 2020). Важно отметить, что обученная модель смогла очень хорошо обобщить, достигнув — как и у испытуемых Гарретта и др.(2020) — практически такая же производительность для изображений, которые не использовались во время обучения. Следовательно, модель обладает общей вычислительной компетенцией, которая не ограничивается конкретными изображениями. В следующих разделах мы «откроем черный ящик» и раскроем стратегию, которую модель ламинарной микросхемы использует для обработки этих новых изображений.

Мы также проанализировали, в каких случаях чаще всего возникают ошибки, см. Рисунок 3c. Можно сделать вывод, что у модели в основном есть проблемы из-за путаницы изображений, связанных с оранжевым и голубым цветами, независимо от того, какой из них появился раньше.Соответственно, сохраняющая расстояние низкоразмерная проекция состояний сети на рисунке 4c показывает, что состояния сети наименее разделены, когда эти два изображения были обработаны.

Рисунок 4: Глобальная перспектива сетевых вычислений как динамической системы.

a) Спайк-растр сети в ответ на представление изображения в более мелком масштабе времени, чем на рисунке 3a. b) Показано предпочтительное время активности каждого нейрона. Можно увидеть, что разные пластинки вычисляются параллельно, а не последовательно.Время нейронной активности менее стереотипно во время окна ответа, поскольку здесь мы усредняем условия изменения и отсутствия изменений. c) Низкоразмерное встраивание сетевой активности с использованием UMAP (McInnes, Healy, and Melville, 2018). Каждая точка представляет сетевую активность в конкретную миллисекунду во время обработки изображения и выработки сетевого решения. Вложение было получено путем рассмотрения последовательности спайков всех нейронов в течение 150 секунд выполнения задачи. Эти последовательности пиков подвергались процедуре экспоненциальной фильтрации с использованием ядра с постоянной времени 20 мс.Отфильтрованные последовательности пиков впоследствии проецировались на их 50 наиболее заметных основных компонентов (PCA), которые затем были встроены в 2D-пространство с помощью приложения UMAP d) Усредненные траектории внедрения сети для одного изображения, как для случая, когда предыдущие изображение было другое и где было то же самое. Эти траектории возникают путем усреднения низкоразмерных проекций сетевых траекторий.

2.2 Связывание сетевой динамики и сетевых вычислений

Прямая связь между сетевой динамикой и сетевыми вычислениями -i.е., поведение организма было продемонстрировано для c-elegans с помощью данных визуализации Са Като и др. (2015). Они обнаружили, что большинство нейронов участвуют в исследуемом поведении, несмотря на их многочисленные различия в пространственном собрании и генетически кодируемом типе нейрона. Кроме того, они продемонстрировали, что различное поведение, которое соответствует в нашей модели вычислениям с различными сетевыми решениями (изменение или отсутствие изменений), может быть четко декодировано из низкоразмерных проекций временной эволюции многомерного вектора, образованного состояниями. отдельных нейронов.Мы задались вопросом, можно ли провести аналогичные связи для сетевых вычислений в нашей модели, несмотря на многочисленные отклонения от парадигмы Като и др. (2015):

1. компьютерная модель мозговой сети в сравнении с записями in-vivo

2. неокортекс млекопитающих в сравнении с нервной системой c-elegans

3. задача визуального восприятия в сравнении с двигательным поведением

4. определены векторы состояний за счет пиковой активности нейронов по сравнению с производными внутренней Са-динамики нейронов

5. 51 978 размерных векторов состояния по сравнению с максимально 131-мерными зарегистрированными векторами состояния целеганов.

Теперь мы сосредоточимся на динамике сети во время обработки изображения и во время последующего окна ответа, как показано на рисунке 4a. Сначала мы задаемся вопросом, участвует ли большинство нейронов в таких общих вычислениях, и если да, существует ли правило, когда они обычно становятся активными. Поскольку наша модель демонстрирует довольно большое разнообразие сетевых откликов на одно и то же изображение из-за дополнительных случайных входных данных, суммированных как «остальная часть мозга» (Billeh et al. 2020), мы рассмотрели на рисунке 4b усредненную пробную активность: мы нормализовали активность каждого нейрона в течение рассматриваемого периода времени и построили его усредненную активность.Эта нормализованная активность позволяет нам построить график времени, в которое каждый нейрон имеет тенденцию становиться наиболее активным, независимо от их общего уровня активности. Мы отсортировали все нейроны по времени пика их активности относительно начала изображения, см. Рисунок 4b. Этот анализ предполагает, что большинство нейронов участвуют в сетевых вычислениях каждый в определенное время. В частности, мы можем различить два класса нейронов: те, которые предпочитают становиться активными во время представления изображения, и те, которые становятся более активными после представления изображения.

Далее мы выполнили встраивание сетевой активности во время выполнения задачи с помощью 2D-проекции UMAP (McInnes, Healy, and Melville, 2018) 51 978-мерных состояний сети, которые возникают в результате пиковой активности ее 51 978 нейронов, см. Рисунок 4c. Точнее, мы применили экспоненциальный фильтр с постоянной времени 20 мс к выходному сигналу каждого нейрона для 8 новых изображений, которые не использовались во время обучения. Затем мы отбросили все, кроме 50 наиболее важных основных компонентов этих состояний сети, которые затем были встроены в 2D-пространство с помощью UMAP.Этот анализ показывает на рисунке 4c, что сеть подвергается во время обработки изображения направленной низкоразмерной динамике, которую можно рассматривать как основу сетевых вычислений, в которые встроена вычислительная обработка каждого нейрона. Кроме того, каждый стимул (изображение) и сетевое решение (поведение) порождают связку траекторий в динамике сети, которые в целом остаются хорошо разделенными, за исключением случая двух изображений, отмеченных синим и оранжевым на рисунке 2e, для которых изменение между ними менее надежно обнаруживается сетью в соответствии с рисунком 3c.Следовательно, здесь видна прямая связь между структурой динамики сети и ее вычислительной производительностью.

Уточненная временная эволюция состояний сети показана на рисунке 4d для случаев, когда всегда было представлено одно и то же изображение, но предыдущее изображение было либо другим, либо таким же. Траектории состояний сети практически одинаковы во время представления изображения, независимо от того, произошло это уже непосредственно перед этим или нет. Но в начале окна ответа видна четкая бифуркация состояний сети.

В целом видно, что динамика и вычислительная организация нервной системы c-elegans демонстрирует многочисленные параллели с нашей обученной моделью на основе данных для области V1 у мыши.

2.3 Где и когда появляется сетевое решение?

Низкоразмерная проекция состояний глобальной сети на рисунке 4 показывает бифуркацию сетевых траекторий для условия изменения / отсутствия изменений после смещения изображения. Но где и когда в сети появляется информация о принятом решении? Чтобы ответить на этот вопрос, мы анализируем на рисунке 5a временную и пространственную организацию информации о сетевом решении.Первая информация о сетевом решении возникает при срабатывании нейронов во временном окне от 50 до 100 мс после появления изображения. Этот временной интервал представляет особый интерес, поскольку информация из нового изображения достигает модели микросхемы примерно через 50 мс после начала изображения. Следовательно, этот временной интервал является самым ранним из возможных, когда любой нейрон мог бы распространять информацию через свои спайки относительно вопроса, совпадает ли текущее изображение с предыдущим.Рисунок 5a показывает, что на самом деле существуют нейроны, в первую очередь в L4 и L5, чьи пики содержат уже во время этой самой ранней фазы информацию о последующем сетевом решении, которое создается на 100 мс позже, в течение окна ответа, которое длится от 150 до 200 мс. после появления изображения. На рис. 5а показано расположение нейронов, у которых на этой ранней фазе самый большой ИМ с последующим сетевым решением. На рисунке 5b показана пиковая активность 7 выборок нейронов, частота срабатывания которых в течение этого временного интервала имеет значительный ИМ с сетевым решением.Они были среди тех 12, у которых был самый высокий ИМ, но мы не показываем те 7 с самым большим ИМ, чтобы можно было включить примеры для нейронов Sst и Pvalb. Большинство этих нейронов являются возбуждающими, но также включены нейроны Sst и Pvalb (цветовой код для типов нейронов, как на рисунке 3a). В то время как большинство этих нейронов имели более высокую частоту срабатывания для условия изменения, один из двух примеров для нейронов Pvalb (синие шипы) среди выбранных 7 нейронов использует более низкую частоту срабатывания в условиях изменения, а другой — более высокую частоту срабатывания.Также все возбуждающие нейроны среди них имеют в течение [50, 100] мс более высокую частоту срабатывания в состоянии изменения.

Рисунок 5: Взаимная информация между активностью нейрона и сетевым решением.

a) Взаимная информация между активностью отдельных нейронов и решением об изменении / отсутствии изменений в сети во время окна ответа может быть оценена эмпирически. Это было достигнуто путем рассмотрения количества спайков каждого нейрона в пределах 50-миллисекундных окон и установления эмпирического совместного распределения для подсчета спайков и решения сети.Затем это было использовано для вычисления взаимной информации. Для нейронов, которые перекрываются в проекции из 3D в 2D, максимальное их значение визуализируется, что позволяет избежать появления темных точек из-за накопления небольших вкладов от нескольких нейронов. b) Спайковые последовательности нейронов с высокой взаимной информацией в период от 50 мс до 100 мс после появления изображения. Испытания разделены в зависимости от условия изменения / отсутствия изменений. Можно увидеть зависящие от состояния различия в их реакциях срабатывания примерно через 50 мс после появления изображения. c) Визуализация самого медленного тока после всплеска тех же нейронов и испытаний (постоянная времени показана вверху).

На рис. 5c показано изменение во времени самой медленной внутренней переменной лежащих в основе GLIF ₃ моделей этих 7 нейронов. Постоянные времени их самой медленной внутренней переменной — для тока после всплеска — указаны в верхней части каждого столбца на рисунке 5c. Следовательно, те, у кого большие постоянные времени, потенциально могут передавать информацию о предыдущем изображении, смещение которого составляло 200 мс перед началом текущего изображения.Это будет дополнительно проанализировано в следующем подразделе.

2.4 Нейронный механизм, который запускает сетевое решение

Рисунок 5c предполагает, что длительные токи после всплесков играют важную роль в сетевых вычислениях для обнаружения изменения изображения, поскольку многие из тех нейронов, которые передают самую раннюю информацию о последующих сетевые решения имеют токи после всплесков с большими постоянными времени. На рисунке 6a показаны местоположения и типы тех 20 нейронов с постоянной времени более 300 мс, которые срабатывают в течение [50, 100] мс, которые имеют наивысший индекс MI с последующим сетевым решением.Среди них встречаются все 4 основных типа нейронов, и в основном они расположены в L4, особенно на границе с L2 / 3. На рисунке 6b мы анализируем для четырех нейронов, которые имеют большой MI, зависимость значения их медленного тока после всплеска в начале текущего изображения в зависимости от идентичности предыдущего изображения. В первом столбце представлен обзор этой зависимости, показывающий, что наибольшая амплитуда тока была характерна для конкретной идентичности предыдущего изображения. Гистограмма значений этой внутренней переменной в начале настоящего изображения показана во втором столбце.Последний столбец показывает, что его экстремальные значения (более 2 стандартных значений от среднего) предполагаются почти исключительно для конкретного предыдущего изображения. Другими словами, они используют значение своих токов после всплесков в качестве рабочей памяти для идентичности предыдущего изображения. Следовательно, если это значение их внутренней переменной можно сделать наблюдаемым, то есть преобразовать в пиковую активность, которая влияет на считывающие нейроны в L5, эта рабочая память может быть использована для принятия правильного сетевого решения. Рисунок 6c показывает, что они действительно играют ключевую роль в выработке сетевого решения: приглушение этих нейронов одного за другим, начиная с тех нейронов, которые имеют самый высокий MI в течение [50, 100] мс, снижает точность сеть довольно сильно, достигая уровня вероятности, когда все 20 нейронов, показанных на первой панели, отключены.Следовательно, эти 20 нейронов причинно связаны с решением сети.

Рисунок 6: Идентификация нейронов, которые запускают сетевые решения.

a) Пространственное расположение и тип этих 20 нейронов с большой постоянной времени (> 300 мс) для токов после всплеска, которые имеют в течение [50, 100] мс наибольший MI с сетевым решением (во время ответа окно). b) Статистический анализ значений их токов после всплесков в начале нового изображения в зависимости от идентичности предыдущего изображения (левый столбец). Среднее значение показано с полосами ошибок, обозначающими std. Анализ испытаний, в которых эта переменная принимала самые отрицательные значения (по крайней мере, 2 стандартных, окрашенных в красный цвет), показывает, что эти нейроны очень избирательны к идентичности ПРЕДЫДУЩЕГО изображения: однако, поскольку сеть была обучена с разными изображениями , они, кажется, выбирают каждую общую функцию изображения. Этот анализ показан для 4 нейронов, которые были случайным образом выбраны из 20 нейронов из панели a) (нижний ряд). c) Подтверждение того, что пиковая активность 20 нейронов из панели a) является причиной для решения сети.Производительность задачи заметно падает по мере того, как эти нейроны дезактивируются один за другим, от самого высокого до самого низкого значения MI их пиковой активности в течение [50, 100] мс с принятием решения по сети.

Наконец, мы хотели бы подчеркнуть, что вычислительный анализ на рис. 5 и 6 был проведен для нового набора изображений, которые не были показаны во время обучения сети. Следовательно, наш обратный инжиниринг раскрыл общий вычислительный механизм сети, а не тот, который был создан для конкретных изображений.

3 Обсуждение

Мы показали, что можно обучить большую и биологически детализированную модель участка неокортекса для выполнения сложной вычислительной задачи. Здесь мы сосредоточились на задаче, которая также часто рассматривалась в биологических экспериментах: сообщить об изменении изображения в последовательности естественных изображений, чередующихся с серыми экранами. Фактически, после обучения крупномасштабной модели участка V1 Billeh et al. (2020) модель достигает того же уровня производительности, что и испытуемые (Garrett et al.2020). Кроме того, модель способна решить эту задачу для новых наборов изображений. Другими словами, он научился применять общеприменимый сетевой алгоритм. Наш обратный инжиниринг полученных сетевых вычислений показывает, что особенность моделей нейронов в Billeh et al. (2020), которые основаны на подробных данных о типах клеток из Атласа мозга Аллена, играют ключевую роль в результирующих сетевых вычислениях: наличие внутренних переменных нейронов, которые изменяются в гораздо более медленном временном масштабе, чем мембранный потенциал. Эти переменные, которые отражают, например, токи после всплесков, обычно не учитываются в вычислительных моделях нейронных сетей мозга. Наша гипотеза состоит в том, что они играют важную роль в вычислениях типичных кортикальных микросхем, особенно для вычислений, где время и задержки играют существенную роль.

Мы также показали на рис. 4c и d, что мощный метод концептуализации и визуализации сетевых вычислений, который был разработан для c-elegans Като и др.(2015) могут быть адаптированы для моделей кортикальных микросхем, чтобы также в их гораздо более многомерном пространстве состояний сети прояснять связь между динамикой сети и функцией (поведением) сети. Как и в их данных для c-elegans, мы видим, что вычислительный прогресс в модели кортикальной микросхемы создает направленную низкоразмерную траекторию состояний сети, в которую вносит свой вклад большинство нейронов в сети, несмотря на их различные типы, подтипы и ламинарное расположение. Изменчивость от испытания к испытанию приводит к появлению связок таких траекторий, которые необходимо четко разделять для различных входов и условий сети, чтобы избежать ошибочных сетевых решений. Эта динамическая системная перспектива позволяет нам понять глобальную эталонную структуру, в которую встроены вычислительные вклады отдельных нейронов, таких как показанные на рисунке 6. Это также позволяет нам связать динамику сети с недостатками ее вычислительной производительности (неспособность обнаружить изменения между изображениями, отмеченными синим и оранжевым). В целом, если записи с мыши V1 подтверждают прогнозы нашей модели, это покажет, что существенные аспекты организации вычислений сохранились от c-elegans до мыши V1, несмотря на очевидные различия, которые мы перечислили в подразделе 2.2.

Эта работа демонстрирует возможность применения мощной методологии для понимания вычислений мозга: взаимодействие подробных биологических данных и компьютерного моделирования крупномасштабных моделей, которые выполняют ту же вычислительную задачу, что и области мозга, из которых производится запись, что позволяет создание подробных гипотез о вычислительной организации и основных нейронных механизмах. На практическом уровне мы показали, что программные инструменты (TensorFlow) и компьютерные чипы (GPU), которые были разработаны для ускорения приложений глубокого обучения в ИИ, делают этот метод доступным для многих исследователей.Очевидным следующим шагом в этом направлении является исследование распределенных вычислений в нескольких корковых микросхемах. Многочисленные экспериментальные данные предполагают, что микросхемы неокортекса выполняют вычисления интерактивно с микросхемами в других неокортикальных и подкорковых областях, но мы мало знаем об организации этих распределенных вычислений мозга. В частности, было высказано предположение, что функция рабочей памяти распределена по нескольким кортикальным областям, и что рабочая память на более длительные промежутки времени обеспечивается более высокими корковыми областями.Предполагается, что пирамидные клетки в L2 / 3 микросхем неокортекса служат в качестве концентратора для интеграции информационных потоков из нижних и верхних областей. В частности, мы предполагаем, что расширение нашей модели за счет взаимосвязей на основе данных с моделями микросхем для более высоких областей коры позволит решить задачу обнаружения изменения изображения также для более длительных периодов между презентациями изображений, как в экспериментах Гаррета. и другие. (2020) и Джошуа Х. Сигл и др. (2021 г.).С другой стороны, наши результаты показывают, что V1 может решить эту задачу без участия более высоких областей мозга в случае временных расстояний до 200 мс между последовательными изображениями. Кроме того, они предполагают, что L2 / 3 менее важен для этой более простой версии задачи. Кроме того, наши рисунки 5 и 6 указывают на важную роль L4 для этой версии задачи. Базовые данные о подключении Billeh et al. (2020) предполагают, что L2 / 3 фактически находится в ключевой позиции для решения этой задачи, потому что пирамидные клетки в L4 имеют прямые синаптические связи с пирамидами в L5 примерно с 75% вероятности соединения с пирамидами L2 / 3. Следовательно, L2 / 3, вероятно, станет менее релевантным с вычислительной точки зрения в модели, где он также не принимает нисходящие входные данные. Кроме того, данные Billeh et al. (2020) показывают, что многие пирамидальные ячейки в L2 / L3 и L4 имеют токи после всплесков с большими постоянными времени, что, согласно нашим результатам, имеет важное значение для решения задачи обнаружения изменения изображения. Это открытие представляет особый интерес с учетом предыдущих парадигм моделирования вычислений в нейронных сетях неокортекса, которые редко обращались к функциональной роли разнообразия нейронов и более длительных постоянных времени нейронов.Напротив, мы продемонстрировали возможность более комплексного исследовательского подхода, при котором подробные физиологические и анатомические данные напрямую сочетаются с анализом вычислений в крупномасштабных сетевых моделях. Одной из приятных особенностей этого подхода является то, что он генерирует значительное количество гипотез, которые можно экспериментально проверить, поскольку они предполагают записи от определенных типов нейронов в определенных местах ламинарных кортикальных микросхем.

4 метода

4.1 Детали процедуры обучения

Для обучения модели мы рассмотрели следующую функцию потерь:

Здесь сумма более n организована в блоки по 50 мс, а r ^{( n )} обозначает частоту срабатывания популяции считывающих нейронов в этом временном интервале. Точно так же t ^{( n )} обозначает целевой вывод в этом временном окне, равный 1, если необходимо сообщить об изменении идентичности изображения, и 0 в противном случае.Значение r ₀ = 0,01 обозначает базовую скорость стрельбы. Термин λE _reg — это термин регуляризации, который наказывает нереалистичные мембранные напряжения, а также нереалистичные скорости срабатывания. Мы применили BPTT, ошибки обратного распространения в последовательных временных окнах длиной 700 мс (см. Рисунок 7), и минимизировали функцию потерь по отношению к весам между нейронами в модели и параметру θ> 0. В частности, мы использовали 64 графических процессора JUWELS Booster для выполнения этой программы оптимизации, в которой градиенты вычислялись параллельно на 128 последовательностях.См. Также дополнительный рисунок S1 для обзора поведения масштабирования в распределенной обучающей установке.

Рисунок 7: Визуализация окон BPTT во время выполнения задачи.

BPTT применяется к окнам длительностью 700 мс независимо от выравнивания представления изображения.

4.2 Детали программного и аппаратного обеспечения

Алгоритм обучения BPTT был закодирован в TensorFlow, который очень эффективно работает на графических процессорах. Моделирование модели Билле для 700 мс биологического времени и вычисление BPTT-градиента с помощью этого вычисления заняло около 5 с на быстром графическом процессоре (NVIDIA A100).Это вычисление необходимо было повторить 16000 раз, чтобы достичь высокой вычислительной производительности для выбранной задачи, что заняло 23 часа настенного времени на 64 графических процессорах (см. Рисунок S1, где показано ускорение в результате этого распараллеливания).

4.3 Токи после всплесков обеспечивают рабочую память, аналогичную пороговой адаптации.

Это было показано в Bellec et al. (2018), что адаптирующийся порог позволяет работать с памятью по аналогии с сетями LSTM, учитывая медленные внутренние процессы нейронов.В частности, предложенная модель была обозначена LSNN и включает нейроны, которые испускают спайк z ( t ) = H ( v ( t ) — A ( t )) всякий раз, когда Напряжение мембраны В ( t ) пересекает адаптивный порог A ( t ) снизу ( H обозначает функцию Хевисайда). В их случае адаптивный порог можно записать в терминах отфильтрованной последовательности спайков того же нейрона.

Здесь v _th обозначает базовый порог, * обозначает операцию свертки, а κ _{адаптировать.} — это причинное экспоненциальное ядро:, где τ _{приспосабливаются.} — постоянная времени адаптации. Следовательно, порог будет увеличиваться с каждым излучаемым всплеском и после этого исчезнет до исходного уровня.

Модель точечных нейронов (Billeh et al.2020) состоит из GLIF ₃ нейронов (Teeter et al. 2018). Они не включают адаптивный порог, но так называемые токи после всплесков, которые вводят ток в мембрану после излучения спайков. После этого подаваемый ток спадает в соответствии с определенной постоянной времени.Утверждается, что если этот вводимый ток отрицательный, он по существу будет иметь такой же эффект, что и порог адаптации, и, следовательно, потенциально может предоставить аналогичную возможность для рабочей памяти. Фактически, можно переписать динамику нейронов GLIF ₃ с током после всплеска в терминах порога адаптации. При этом можно записать динамику нейронов GLIF ₃ как нейронов LSNN, но с другим адаптивным порогом, который возникает из-за применения 2 фильтров к шлейфу спайков:

Здесь κ _м — это причинное экспоненциальное ядро ​​с постоянной времени мембранного напряжения нейрона, а κ _asc определяется с использованием постоянной времени тока после всплеска. Важно отметить, что это предполагает, что обе модели должны обладать одинаковыми возможностями для рабочей памяти при условии, что постоянные времени более медленных внутренних процессов (адаптируемые пороги или токи после всплесков) сопоставимы. Это также предполагает, что рабочая память, которая реализуется токами после всплесков в модели GLIF ₃ , реагирует медленнее из-за дополнительного фильтра.

Вывод Мы будем описывать модели нейронов в терминах дифференциальных уравнений, тесно связанных с определением GLIF в Teeter et al.(2018). Пусть R, C и I _e ( t ) обозначают сопротивление мембраны, емкость мембраны и входной ток к рассматриваемому нейрону соответственно. Далее предположим, что E _L обозначает потенциал покоя нейрона, а v _th — его базовый порог.

Используя эти определения, можно определить динамику мембранного напряжения v ( t ) и порога адаптации A _LSNN ( t ) нейрона, как в Bellec et al. (2018) используя уравнения:

Обратите внимание, что z ( t ) — последовательность импульсов нейрона, H — функция Хевисайда, τ _{адаптировать.} — это постоянная времени пороговой адаптации, а параметр β масштабирует влияние пороговой адаптации.

Напротив, модель нейрона GLIF ₃ , представленная Teeter et al. (2018), не включает в себя порог адаптации, но включает ряд токов после всплесков. Рассмотрим случай, когда есть только один ток после выброса I _asc ( t ), тогда динамика нейрона GLIF ₃ может быть выражена следующими уравнениями:

Здесь κ соответствует постоянной времени, обратной спаду тока после всплеска, а δI _asc обозначает увеличение тока после всплеска сразу после всплеска.

Можно привести уравнения (7) — (9) к форме уравнений (4) — (6), где мы вводим порог адаптации для нейронов GLIF ₃ . Это позволяет нам сравнивать и интерпретировать более медленные внутренние механизмы (пороговая адаптация и токи после всплесков) на общем основании. Для этого подставим в уравнения (7) — (9). Тогда уравнение (7) принимает следующий вид:

Это дифференциальное уравнение можно разделить на два (которые при вычитании из другого дают исходное) и, таким образом, дают динамику модели GLIF ₃ с точки зрения порога адаптации, облегчая сравнение между LSNN и GLIF ₃ :

Обратите внимание, что решение A _LSNN дается следующим образом:

где * обозначает операцию свертки.С другой стороны, решение включает промежуточное интегрирование из-за I _asc , что приводит к:

Благодарности

Мы хотели бы поблагодарить Джейсона Маклина и Сашу ван Альбада за полезные обсуждения, а также Сандру Диас за советы и помощь в отношении крупномасштабных вычислений. Это исследование было частично поддержано проектом Human Brain Project (номер соглашения о гранте 785907) Европейского Союза и грантом Intel. Вычисления проводились на экспериментальных системах PCP Human Brain Project в суперкомпьютерном центре в Юлихе, получившем софинансирование от Европейского Союза (номер грантового соглашения 604102).

References

1. ↵
2. ↵
3. ↵
4. ↵
5. ↵

   Deng, Jia, Wei Dong, Richard Socher, Li-Jia Li, Kai Li, and Li Fei-Fei (2009). “Imagenet: A large-scale hierarchical image database”. In: 2009 IEEE conference on computer vision and pattern recognition. Ieee, pp. 248–255.

6. ↵
7. ↵
8. ↵
9. ↵
10. ↵
11. ↵
12. ↵
13. ↵

    Mountcastle, Vernon B (1998).Перцепционная нейробиология: кора головного мозга. Издательство Гарвардского университета.

14. ↵
15. ↵
16. ↵
17. ↵

ASI HF510M Неполяризованная светодиодная микросхема, используемая в HF310GR, 2 контакта, 1 микросхема и 1 прозрачная крышка, 115–230 В (упаковка из 10): Amazon .

com: Инструменты и товары для дома

$ 4.67 4,67 доллара (0,47 доллара 0,47 доллара за клеммную колодку)

15 долларов. 53 Депозит в Российскую Федерацию за доставку и импортные пошлины Реквизиты

• Убедитесь, что он подходит, введя номер своей модели.
• Принадлежность светодиодной микросхемы для клеммной колодки держателя предохранителя HF310GR 5 x 20 мм
• Указывает на перегорание предохранителя
• Имеет 2 контактных ножа, 1 неполяризованную светодиодную микросхему и прозрачную крышку
• Для использования в цепях переменного и постоянного тока

]]>

Технические характеристики этого элемента

Фирменное наименование	Automation Systems Interconnect
Ean	0813101027339
Система измерения	905 905 905 905 905 905 905 905 905 905 905 905 M
Количество позиций	10
Номер детали	HF510M
Код UNSPSC	31170000
UPC	8131010278695	8 . alexxlab Посмотреть все записи автора alexxlab → Вам также может понравиться Расшифровка слова гэс: Недопустимое название — Викисловарь 09.04.197209.01.2022 Верея мосэнерго: Передать показания счетчика электроэнергии Верея (Мосэнергосбыт), личный кабинет 07.08.197213.01.2022 Антистатическое покрытие: Антистатические покрытия. Купить покрытия антистатические по цене производителя 02.10.202104.11.2020 Добавить комментарий Отменить ответ Ваш адрес email не будет опубликован. Обязательные поля помечены * Комментарий * Имя * Email * Сайт